1、第四章 存储器,主要内容,一、存储器的主要性能指标 二、存储器的分类 三、内存的基本组成 四、存储系统的层次结构 五、SRAM和DRAM 六、存储器的接口设计 七、cache 八、虚拟存储器,一、存储器的主要性能指标,存储器性能指标主要有五项： 容量、速度、功耗、可靠性、集成度。 1、存储器容量 2、存取速度 3、功耗 4、可靠性 5、集成度,1、存储器容量,存储器容量: 通常计算机编址单元是字节/字二个字节定义成一个字），存储器的容量是指一个存储器中单元总数，用字数或字节数表示。也可以用二进制位（bit）来表示。 如64K字=64K16位， 512KB（B表示字节）=512K8位。 外存为了
2、表示更大的容量，采用MB、GB、TB等。 其中: 1KB=2 10B，1MB=220 B， 1GB=2 30B，1TB=2 40B,2、存取速度,存取速度： 存储器的存取速度: 是指访问（读/写）一次存储器所需要的时间。 常用存储器的存取时间(Memory Access Time) 和存储周期表示， MOS工艺的存储器存取周期数为数十 - - 数百nS， 双极型RAM存取周期最快可达10nS以下， 一般存储周期略大于存取时间， 其差别取决于主存的物理实现细节。,3.功耗 维持功耗 操作功耗 4.可靠性 指存储器对电磁场及温度等变化的抗干挠能力 5.集成度 指单位毫米芯片上集成的存储电路数,二、
3、 存储器分类,1按用途分类 2按存储器存取方式不同 3. 按适用的机器类型,1按用途分类,按存储器用途可以分为主存储器和辅助存储器。 主存储器（Main Memory） 主存又称内存，用来存放计算机正在执行的或经常使用的程序和数据。CPU可以直接对它进行访问，一般是由半导体存储器构成，通常装在主板上，存取速度快，但容量有限，其大小受地址总线位数的限制。 如在8086系统中， 有20条地址总线，CPU可以寻址内存1MB空间， 用来存放系统软件及当前运行的应用软件。, 辅助存储器（External Memory） 辅助存储器又称外存，是主存的后援，一般不安装在主机板上，属计算机的外部设备。 辅存是
4、为弥补内存容量的不足而配置的，用来存放不经常使用的程序和数据，需要时成批调入主存供CPU使用，CPU不能直接访问它。 最广泛使用的外存是磁盘、光盘等。辅存容量大，成本低，所存储信息既可以修改也可以长期保存，但存取速度慢。 外存需要配置专门的驱动设备才能完成对它的访问，如硬盘、软盘驱动器等。,计算机工作时存储器工作情况： 一般由内存ROM中引导程序启动系统， 从外存储器读取系统程序和应用程序，送到内存RAM中； 程序运行时中间结果放在RAM中， 程序运行结束时将结果存入外存。,2按存储器存取方式不同,对内、外存储器进行进一步分类： 外存储器分类 内存储器按使用属性分类, 、外存储器分类, 顺序存
5、取存储器SAM（Sequential Access Memory） 直接存取存储器DAM（Direct Access Memory）, 、内存储器按使用属性分类,内存储器种类繁多，按使用属性分为: 随机存取存储器RAM（Random Access Memory） 只读存储器 ROM（Read Only Memory）,随机存取存储器RAM （Random Access Memory）, SRAM 静态RAM(Static RAM) DRAM动态RAM（Dynamic RAM） IRAM组合RAM NVRAM非易失性随机读写存储器,随机存取存储器RAM （Random Access Memory
6、）,随机存取存储器RAM（Random Access Memory）： RAM也称读写存储器，对该存储器内部的任何一个存储单元，既可以读出（取），也可以写入（存）； 存取用的时间与存储单元所在的物理地址无关； 主要用作主存，也可作为高速缓存使用； 通常说的内存容量均指RAM容量。 一般RAM芯片掉电时信息将丢失， 目前有内带电池芯片，掉电后信息不丢失的RAM，称为非易失性RAM（NVRAM）。 微机中大量使用MOS型（按制造工艺分成MOS型和双极型）RAM芯片。 按集成电路内部结构不同，RAM又可以分为静态RAM和动态RAM。,随机存取存储器RAM分类表,只读存储器ROM （Read Only
7、 Memory）,只读存储器ROM ： ROM中存储器的信息是在使用之前或制作时写入的，作为一种固定存储； 运行时只能随机读出，不能写入； 电源关断，信息不会丢失，属于非易失性存储器件； 常用来存放不需要改变的信息。 如操作系统的程序（BIOS）或用户固化的程序。,ROM按集成电路内部结构不同可分为五种： 掩膜编程ROM（Mask programmed ROM） PROM可编程ROM(Programable ROM) EPROM光可擦除PROM（Erasable Programable ROM） E2PROM电可擦除PROM（Electrically Erasable PROM） Flash
8、Memory快速电擦写存储器,只读存储器ROM分类,按适用的机器类型,台式机：速度、容量 笔记本：散热 服务器：稳定 手持设备：体积 ,三、内存的基本组成,内存是一种接收、保存和取出信息（程序、数据、文件）的设备；一种具有记忆功能的部件；是计算机的重要组成部分，是CPU最重要的系统资源之一。 CPU与内存的关系如下图所示。,存储器,CPU,存储器的结构,存储器地址线位数n，存储单元数为N， 他们之间的关系为N=2n。,地,址,译,码,驱,动,读,写,放,大,电,路,.,存储体,时序控制线路,n位地址总线,控制信号线,X位数据总线, 地址译码驱动电路,地址译码驱动电路: 用来对地址码进行译码，
9、带有一定驱动能力， 作为地址单元选择线。,三级层次的存储器结构,四、存储系统的层次结构,外存 External Memory,主存 Main Memory,高速缓存 Cache,存储系统的层次结构,速度,容量,寄存器,五、SRAM和DRAM,一、静态随机存取存储器（SRAM） 构成器件： 双极型快速稳定，集成度低，工艺复 杂。 MOS速度较双极型低，比DRAM快。 特点：存取周期快（双极型10nS,MOS 几十-几百nS），不需刷新，外电 路简单，基本单元晶体管数目较 多，适于小容量。,六管基本存储器 T1T2双稳态触发器 T3T4负载管 T5T6控制管 特点：非破坏性读出，双稳态保持稳态不用
10、刷新。, SRAM结构框图： 地址译码器采用双译码 存储矩阵可选用位结构矩阵或字结构矩阵 控制逻辑和三态数据缓冲器 通过读/写端和CS片选端控制由I/O电路对存储器单元输入/输出信号。,SRAM芯片 1KX8bit 结构，10根地 址线，8 根数据线 WE、OE 读/写允许线 CE 片选端,二、动态RAM（DRAM） 基本单元：有4管、3管及单管 单管动态RAM基本存储单元 原理：通过电容C存储信息 缺点：漏电和破坏性读出 改进：加刷新放大器，速度几百次/秒 改进动态RAM特点： 读写操作二次打入 先输RAS，后CAS 刷新操作只输入RAS 刷新周期不能进行读写操作, DRAM的刷新 电容C上
11、高电平保持时间：约2mS 刷新时间间隔：2mS DRAM内刷新：矩阵内一行行地进行，刷新一行的时间为刷新周期。 刷新控制：由读写控制电路系统地完成DRAM刷新 注：读写过程也有刷新功能，但是随机的，不保证所有 RAM单元都能经读写刷新。 刷新控制器(图6-5)；协调完成前述DRAM特点中三项。 构成： 地址多路器 刷新地址计数器 刷新定时器 仲裁电路 定时发生器,刷新定时器定时发出刷新请求 CPU发出读/写申请 定时发生器按刷新或读写要求提供RAS、CAS和 WE给DRAM芯片。, 地址多路器 CPU地址转换为行地址，列地址分两次送入DRAM芯片，实现两次打入。先RAS，后CAS 刷新地址计数
12、器产生行扫地址，由RAS打入，无列扫地址。,仲裁电路对优先权仲裁。注意在刷新周期不接受CPU的申请。,六、存储器芯片的接口设计,了解各种常用存储器芯片接口特性是用户设计微机存储器系统的基础， 存储器芯片的接口特性: 实质上就是了解它与CPU总线相关的信号线的功能及工作时序,以便实现存储器芯片上信号线与CPU三大总线的连接，构成微机的存储器系统。 1、介绍存储器与CPU总线相关的信号线 2、存储器芯片与CPU的连接方式。,1、存储器 与CPU总线相关的信号线,存储器件与CPU相关信号线一般包括三种： （1）、地址线（入） （2）、数据线（入出） （3）、控制线（入）,（1）、地址线AnA0,存储
13、器芯片的存储单元数取决于地址线的位数。 地址线An A0 An为最高位（MSB），A0是最低有效位（LSB）， 下标n总比地址引脚数少1。 对于1KB的存储器有10条地址引脚（A9 A0）， 用来选择1024个存储单元； 具有11条地址总线的芯片（A10 A0），就有2048个存储单元供使用， 而对于8088CPU PC机，具有20位（A19 A0）地址总线，直接进行选择存储单元可以达1MB。 一般存储器件信息是以二进制0或1形式存取。,（2）、数据线（入出）,数据线（O7 O0或IO7 IO0） ROM芯片有一组可以进行输出的数据总线（O7 O0） RAM芯片有一组可以进行输入输出的数据总线
14、 （IO7 IO0） 其中： O7 或 IO7为最高位MSB； O0或IO0为最低位LSB。 用于存（写）取（读）数据。 数据总线8位意味着一个存储单元存放8位（1个字节）数据， 当然还有32位、16位、4位1位等总线宽度的存储器芯片。,（3）、控制线（入）,控制线随着芯片不同而不同： ROM控制线 SRAM控制线, ROM控制线,ROM芯片提供两个控制输入信号： 芯片允许 ， 输出允许 。 1 使该芯片处于低功耗备用模式； 0 该芯片被选中，使O7 O0处于允许状态； = 1 输出被禁止, O7 O0处于高阻； = 0 允许O7 O0正常输出。 由此可见，使ROM能有效地操作必须使 = =0
15、。, SRAM控制线,静态RAM(SRAM)提供三个控制输入信号: 芯片允许 输出允许 写允许 无论对SRAM进行读或写数据时，必须使 =0。 向SRAM写数据时， =0、 =0、 =1， 将I/O7 I/O0 配置为输入，实现存储器写操作。 从SRAM读出数据时， =1 、 =0、 = 0， IO7 IO0 为非高阻态，实现对存储器读操作。 注意: 0 不能存在。 1 数据线处于高阻抗状态， 即不能读/不能写。,(3). DRAM存储器,动态RAM(DRAM)以电荷形式存储信息的器件。 以INTEL2164为例 2164为64K1 16根地址分为两组 RAS（行地址有效）时， A0A7有效
16、CAS（列地址有效）时， A8A15有效 DIN为数据输入，DOUT为数据输出 2164内部有4个128128的存贮矩阵 DRAM必须在2ms内对所有内存单元刷新 RAS作为刷新的选通信号 刷新时按行进行，且数据线不起作用,2164,A0A15,DIN,DOUT,WE,RAS,CAS,芯片地址线与CPU的低地址总线相连，以确定存储器片内地址， 剩下CPU的高位地址通过地址译码产生片选控制信号。,存储器芯片的选择原则,确定好电路结构以后，存储器芯片的选择应尽量选用容量相同的芯片,存储器芯片连接原则,2、存储器芯片与CPU的连接,设计步骤 (1) 根据设计需求，确定存储器的选型和数量 存储器的存取
17、速度与CPU时序之间的配合 存储器的电平信号与CPU的电平配合 容量大小的计算 (2) 根据地址的要求，设计地址线的连接方式 芯片地址线与CPU的低地址总线相连，以确定存储器片内地址，剩下CPU的高位地址通过地址译码产生片选控制信号。 （3）设计存储器数据线的连接方式 数据线连接 驱动电路设计 （4）设计控制线的连接方式 片选信号 读/写信号,8086的引脚,GND,AD14,AD0,NMI,INTR,CLK,GND,VCC,AD15,A16/S3,A17/S4,A18/S5,A19/S6,BHE/S7,MN/MX,RD,HOLD(RQ/GT0),HLDA(RQ/GT1),WR(LOCK),M
18、/IO(S2),DEN(S0),INTA(QS1),1,2,40,39,38,37,34,33,32,31,30,29,28,27,26,25,24,23,22,21,RESET,READY,TEST,ALE(QS0),DT/R(S1),36,35,AD1,14,17,18,19,20,15,16,3,AD13,.,.,设计需求,设计一个2K x 8位的存储器，与8088CPU相连。 分别使用： 读写存储器RAM 2114芯片（1K 4位/片） 6116芯片（2K 8位/片）, 1.读写存储器RAM（2114芯片）, 2114的引脚和逻辑符号如下图示：,A0 A9,I/O1 I/O4,2114
19、,写允许 WE,片选 CS,2114与8088CPU的连接,要求利用 2114组成容量为2K8的存储器 1容量设计： 2114数据线位数为4位, 8088 CPU数据总线是8位的，2K容量的存储器用4片2114实现。 2地址线 需要10位,即A0A9。 因为2114存储单元数为1K (210=1024)单元 3数据线 2片2114做为一组，构成8位，连接到数据线 4控制线 片选信号：CS 读/写信号:WE,2114与CPU的连接,A0 A9,A0 A9,A0 A9,A0 A9,A0 A9,CS,CS,CS,CS,WE,WE,WE,WE,D3D0,D7D4,D7D4,D3D0,2114,2114
20、,2114,2114,D7D0,CPU,A19 A10,IO/M,1K,1K,WR,DB,AB,CB,片选译码,地址总线,数据总线,控制总线, 2.读写存储器RAM（ 6116芯片 ）,6116存储芯片为2K 8位 引脚图如下,要求利用 6116组成容量为2K8的存储器,6116与8088CPU的连接,要求利用 6116组成容量为2K8的存储器，该存储器的地址是A0000h-A07FFh 1容量设计： 6116数据线位数为8位, 8088 CPU数据总线是8位的，2K容量的存储器用1片6116即可实现。 2地址线 需要11位,即A0A10。因为6116存储单元数为2K (211=2048)单元
21、 3数据线 8位I/O引脚可连接到数据线 4控制线 片选信号：CS 读/写信号:WE 输出使能信号:OE,CPU,6116与CPU的连接,D7 D0,A19 A0,WR,RD,M/IO,CPU,D7 D0,6116与CPU的连接,A10 A0,6116,WE,OE,CS,D7 D0,A10 A0,WR,RD,M/IO,片选译码,A19 A11,问题：总线驱动能力不够,6116与74LS245的连接,存储器写 DIR=1,AB 存储器读 DIR=0,BA,CPU,D7 D0,A10 A0,6116,WE,OE,CS,D7 D0,A10 A0,WR,RD,M/IO,片选译码,A19 A11,存储器
22、写 DIR=1,AB 存储器读 DIR=0,BA,6116与74LS245的连接,CPU,D7 D0,A10 A0,6116,WE,OE,CS,D7 D0,A10 A0,WR,RD,M/IO,片选译码,A19 A11,问题：如何让该存储芯片的地址范围在A0000h-A07FFh之间,要求存储地址为：A0000A07FFH,1010 0000 0000 0000 0000 1010 0000 0111 1111 1111,A19 A11,A10 A0,片选信号译码,常用的译码器有以下三种 与非门译码器 38译码器（74LS138） PLD可编程译码器,与非门,8个输入端 1个输出端,要使得输出端
23、为0，必须全部的输入端都为1 任何一个输入端为0,则输出为1,CPU,D7 D0,A10 A0,6116,WE,OE,CS,D7 D0,A10 A0,WR,RD,M/IO,A19 A11,与非门的译码电路,与非门的译码电路,CPU,D7 D0,A10 A0,6116,WE,OE,CS,D7 D0,A10 A0,WR,RD,M/IO,&,74LS30,1,A19,A18,A16,A17,A15,A13,A14,A12,1 0 1 0 0 0 0 0 0,A11,作业,用6116芯片，设计一个4K*16bit的存储器，连接到8086CPU.要求地址范围从B1000h开始。,设计需求,设计一个16K
24、 x 8位的只读存储器，与8088CPU相连。 只读存储器ROM 以EPROM 2716(2K8) 。, 只读存储器ROM（ 2716）,2716存储芯片为2K 8位 其引脚图如下:,2716与8088CPU的连接,要求利用 2716组成容量为16K8的存储器 1容量设计： 2716数据线位数为8位, 8088 CPU数据总线是8位的，2K容量的存储器用8片2716即可实现。 2地址线 需要11位,即A0A10。因为2716存储单元数为2K (211=2048)单元 3数据线 8位I/O引脚可连接到数据线 4控制线 片选/编程信号:CE/PGM 输出使能信号:OE,38译码器（74LS138）
25、,08000FFFH,38003FFFH,000007FFH,用74LS138全译码实现真值表,存储器地址： FC000FC7FFH FC800FCFFFH FF800FFFFFH,1 1 1 1 1 1,y0,y7,七 高速缓冲存储器（ Cache）,七 高速缓冲存储器（ Cache） 用Cache来解决CPU与内存之间的速度差。,CPU-Cache-DRAM-外存 Cache工作原理：程序访问在时空上的局部性。,Cache设计思想：把经常访问的代码和数据保存到SRAM组成的高速缓冲存储器中，把不常访问的代码和数据保存到大容量DRAM中，使得存储器系统的价格降低，而访存时间接近零等待。,多层
26、次存储器结构如图,Cache的工作原理,Cache对CPU而言是透明的，CPU送出的仍是主存地址 Cache的容量远远小于主存，只有很小一部分主存的内容保存在cache中。需要判断需要访问的内存数据是否在cache中。 检索成功，则将内存地址转换为cache地址，到cache中取得数据； 否则还需访问主存，并将访问的数据块及附近的内容送到cache中。,地址变换,Cache的替换算法 Cache与主存保持一致,Cache的命中和命中率：CPU访存的内容正好在Cache中就称为命中。命中的几率即命中率。 主存和Cache比例与命中率关系：一般主存和Cache比例为1M：4K时命中率为90%。,主
27、存（MB） 8 16 32 64 128 Cache( KB ) 32 64 128 256 512,Cache的数据更新方式： 通写式 回写式,主存与Cache地址映象的3种基本结构：,全相联Cache 直接映象Cache 组相联Cache,全相联映射,主存大小：2n Cache大小：2m Page大小：2p 例：p=10, m=12, n=14 则：Page大小为1k Cache大小为4k 主存大小为16k,全相联映射,1（页）,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16,1（页）,2,3,4,主存(16k),Cache(4k),注：此处为表示方便，将地址简化
28、为编号示意,映射表,主存页 B,Cache页 b,1,1,4,2,6,3,9,4,1页,其中Page(1k)表示为:,直接映射,1,2,3,4,5,6,7,8,9,10,11,12,13,14,15,16,1,2,3,4,主存(16k),Cache(4k),映射规则： b = B mod 2m-p 此处为： b = B mod 212-10 例：B=6 时, b=6 mod 4= 2 不需要映射表,组相联映射,1（页）,2,1,2,1,2,1,2,1,2,1,2,1,2,1,2,主存(16k),1（页）,2,1,2,Cache(4k),g1,g2,G1,G2,G3,G4,G5,G6,G7,G8
29、,（组）,（组）,E1,E2,E3,E4,（区）,g = G mod 2,查页表,Cache的替换算法,随机替换法 先进先出(FIFO)算法 最近最少使用(LRU)算法 最久没有使用(LFU)算法,6,FIFO算法,27,15,39,23,6,52,36,2,27,15,39,23,6,52,36,2,最先调入,最后调入,50,2,LRU(Least Recently Used)算法,27,15,39,23,6,52,36,2,3,7,10,5,1,24,5,9,50,6,52,36,2,LFU (Least Frequently Used)算法,27,15,39,23,6,52,36,2,2
30、7,15,39,23,6,52,36,2,27,15,39,23,52,36,2,50,2,更新算法,写直达 写回,CPU,Cache,Memory,CPU,Cache,Memory,1,2,八、虚拟存储器,CPU,Cache,Memory,虚地址、逻辑地址,实地址、物理地址,物理存储空间,程序的再定位,逻辑存储空间,辅存,虚拟存储器,虚拟存储器的工作过程,内存中只保存用户当前使用的若干页，并建立页表 通过再定位(虚地址到实地址的转换)过程，在页表中建立用户虚页到内存实页之间的对应关系 程序运行时，根据用户虚页号查页表，若命中，则由查到的虚页号对应的实页号和页内地址得到物理地址 否则，从外(辅
31、)存中调页，虚地址磁道、扇区 内存有空页则直接调入页，否则采用替换算法,Cache与虚存的异同,相同点 出发点：提高存储系统的性价比，速度接近高速存储器，价格接近低速存储器 原理：程序运行时的局部性原理，把最近常用的信息从相对慢速而大容量的存储器中调入相对高速而容量较小的存储器,不同点 侧重点： cache解决速度问题 虚存解决容量问题 数据通路： CPU即可访问cache，也可以访问主存 CPU不能够直接访问虚存中的外存，必须调入到主存，通过主存进行访问 透明性 Cache由硬件实现 虚存由操作系统和硬件共同实现 未命中时的损失 主存和cache的速度差异小，损失较小 辅存和主存的速度差异大，损失大,
