1、FPGA 面试题相关搜索: FPGA , 面试1：什么是同步逻辑和异步逻辑？（汉王）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 答案应该与上面问题一致补充：同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。 异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。2：同步电路和
2、异步电路的区别：同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。3：时序设计的实质：电路设计的难点在时序设计，时序设计的实质就是满足每一个触发器的建立/保持时间的而要求。4：建立时间与保持时间的概念？建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的时间。保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的时间。不考虑时钟的 skew，D
3、2 的建立时间不能大于（时钟周期 T - D1 数据最迟到达时间 T1max+T2max） ；保持时间不能大于（D1 数据最快到达时间 T1min+T2min） ；否则 D2 的数据将进入亚稳态并向后级电路传播5：为什么触发器要满足建立时间和保持时间？因 为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在 0 和 1 之间变化，这时 需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入 信号对于本级时钟可能不满足建立保持时间而使本
4、级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。（比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的 D 段像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来所存状态，从后级门传到前级门需要时间。6：什么是亚稳态？为什么两级触发器可以防止亚稳态传播？这也是一个异步电路同步化的问题，具体的可以参考EDACN 技术月刊 20050401 。亚 稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一步同位器” ，他只能用来对一位异步 信号进行同步。两级触
5、发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下 一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到 来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 carryout carryout carryout carryout carryout carryout carryout carryout carryout if( s
6、w101 = 1) thenns if(sw101 = 1) thenns ns =0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,Vol49 页37：画出 NOT,NAND,NOR 的符号 ,真值表,还有 transistor level 的电路？省略38：画出 CMOS 的图,画出 tow-to-one mux gate.(威盛 VIA 2003.11.06 上海笔试试题) ？39：用一个二选一 mux 和一个 inv 实现异或？其中:B 连接的是地址输入端 A 和 A 非连接的是数据选择端,F 对应的的是输出端,使能端固定接地置零(没有画出来).40：画出 CMO
7、S 电路的晶体管级电路图 ,实现 Y=A*B+C(D+E).(仕兰微电子 )？41：用与非门等设计全加法器？（华为）数字电子技术基础57 页。 ； .42：A,B,C,D,E 进行投票,多数服从少数,输出是 F(也就是如果 A,B,C,D,E 中 1 的个数比 0 多,那么 F 输出为1,否则 F 为 0),用与非门实现,输入数目没有限制？F= ABC + ABD + ABE +ACD + ACE+ ADE + BCD + BCE + CDE + BDE43：画出一种 CMOS 的 D 锁存器的电路图和版图？44：LATCH 和 DFF 的概念和区别？45：latch 与 register 的
8、区别,为什么现在多用 register.行为级描述中 latch 如何产生的？latch 是电平触发， register 是边沿触发，register 在同一时钟边沿触发下动作，符合同步电路的设计思想，而 latch 则属于异步电路设计，往往会导致时序分析困难，不适当的应用 latch 则会大量浪费芯片资源。46：用 D 触发器做个二分频的电路？画出逻辑电路？library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity two_de_fre
9、 isport(clk: in std_logic;reset:in std_logic;clk_out: out std_logic) ;end two_de_fre;architecture Behavioral of two_de_fre issignal sig_clk: std_logic;beginprocess(clk)beginif(reset = 1) thensig_clk T+T2max,T3holdT1min+T2min63：用传输门和倒向器搭一个边沿触发器。 （扬智电子笔试）64：用逻辑们画出 D 触发器。 （威盛 VIA 2003.11.06 上海笔试试题）65：1
10、6 分频电路中需要多少触发器？66：阻塞式赋值和非组塞式赋值的区别？非阻塞赋值：块内的赋值语句同时赋值，一般用在时序电路描述中。阻塞赋值：完成该赋值语句后才能做下一句的操作，一般用在组合逻辑描述中。67：74、用 FSM 实现 101101 的序列检测模块。 （南山之桥）a 为输入端，b 为输出端，如果 a 连续输入为 1101 则 b 输出为 1，否则为 0。例如 a： 0001100110110100100110b： 0000000000100100000000请画出 state machine；请用 RTL 描述其 state machine。 （未知）library IEEE;use
11、IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity detect_stream isport(clk: in std_logic;reset: in std_logic;data: in std_logic;result : out std_logic);end detect_stream;architecture Behavioral of detect_stream istype state_type is (idle,st0,st1,st2);signal
12、cs ,ns : state_type;signal sig_result :std_logic;beginprocess(clk,reset)beginif(reset = 1) thencs if(data = 1) thenns if(data = 1) thenns if(data = 0)thenns ns = idle;if(data = 1) thensig_result = 1;elsesig_result = 0;end if;end case;end process;end Behavioral;状态图：68：用 verilog/vhdl 写一个 fifo 控制器(包括空，
13、满，半满信号) 。 （飞利浦大唐笔试）regN-1:0 memory0:M1; 定义 FIFO 为 N 位字长容量 M八个 always 模块实现，两个用于读写 FIFO，两个用于产生头地址 head 和尾地址 tail，一个产生 counter 计数，剩下三个根据 counter 的值产生空，满，半满信号产生空，满，半满信号。69：现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx，其中，x 为 4 位二进制整数输入信号。y 为二进制小数输出，要求保留两位小数。电源电压为 35v 假设公司接到该项目后，交由我们来负责该产品的设计，试讨论该产品的设计全程。 （仕兰微电子）70：iir ，fir 滤波器的异同
