1、1八位序列检测器设计班级：1302012学号：13020120055姓名：郭春晖21、设计说明使用 quartus软件进行仿真和验证，并且还可以检测其他的序列，只需要修改一部分代码就可以实现。二、方案工作原理：基于 FPGA的多路脉冲序列检测器的设计方案，使用 VHDL语言设计时序逻辑电路，先设计序列发生器产生序列：1011010001101010；再设计序列检测器，检测序列发生器产生序列，若检测到信号与预置待测信号相同，则输出“1” ，否则输出“0” ，并且将检测到的信号的显示出来。三、单元模块设计1、 序列信号发生器序列信号是指在同步脉冲作用下循环地产生一串周期性的二进制信号。利用状态机设
2、计，首先定义一个数据类型 FSM_ST它的取值为 st0到 st15的 16个状态。REG s0 s1 s2 s3 s4 s5 s6 s7Q 1 0 1 1 0 1 0 0REG s8 s9 s10 s11 s12 s13 s14 s15Q 0 1 1 0 1 0 1 0序列信号发生器的代码如下：3LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SHK IS PORT (CLK,RST :IN STD_LOGIC; CO :OUT STD_LOGIC );END SHK;ARCHITECTURE behav OF SHK ISTYPE FSM_S
3、T IS (s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12,s13,s14,s15);SIGNAL REG:FSM_ST;SIGNAL Q:STD_LOGIC;BEGINPROCESS(CLK,RST)BEGINIF RST =1 THEN REG Q Q Q Q Q Q Q Q Q Q Q Q Q Q Q QREG0);ELSIF CLKEVENT AND CLK=1 THENIF EN=1 THENIF CQI0);END IF; 8END IF;END IF;IF CQI=153 THEN COUT=1;ELSE COUT=0; END IF;Q1=C
4、QI(3 DOWNTO 0); Q2=CQI(7 DOWNTO 4);END PROCESS COUNT; END ARCHITECTURE ONE; 可调用的元件：波形仿真如下：4、 顶层文件设计通过前面的准备，我们得到了 3 个模块，即序列信号发生器、序列检测器、计数器。在此，我们运用原理图法来生成顶层实体。即将上述 3 个模块，通过我们的设计软件，生成可以移植，调用的原理图文件，在将其在顶层设计中直接调用即可。9本次设计生成的顶层实体如下图所示：四 波形仿真与验证 1、 时序仿真置入待检测序列：仿真结果：102、管脚连接Node Name Location1 count3 PIN_J22 count2 PIN_J33 count1 PIN_H14 count0 PIN_F25 date7 PIN_J66 date6 PIN_H57 date5 PIN_H68 date4 PIN_G49 date3 PIN_G510 date2 PIN_J711 date1 PIN_H712 date0 PIN_E313 error PIN_J13、结果分析：输入待测序列若有检测的序列则会加一，之后继续检测。
