1、FIR 数字滤波器的 FPGA 实现研究查看最近 90 天中添加的最新产品 最新电子元器件资料免费下载 派睿电子 TI 有奖问答 - 送 3D 汽车鼠标 IR 推出采用焊前金属的汽车级绝缘栅双极晶体管 全球电子连接器生产商 samtec 最新断路器保护套 如今，FPGA 已成为数字信号处理系统的核心器件，尤其在数字通信、网络、视频和图像处理等领域。现在的 FPGA 不仅包含查找表、寄存器、多路复用器、分布式块存储器，而且还嵌入专用的快速加法器、乘法器和输入，输出设备。FPGA 具有实现高速并行运算的能力，因而成为高性能数字信号处理的理想器件。此外，与专用集成电路(ASIC)相比，FPGA 具有
2、可重复编程的优点。根据单位脉冲响应的不同，数字滤波器主要分为有限脉冲响应(FIR)和无限脉冲响应(IIR)2 大类。在同样的设计要求下，IIR 方式计算工作量较小。但难以得到线性相位响应，且系统不易稳定；FIR 方式的计算工作量稍大，但在设计任意幅频特性时，能保证严格的线性相位特性；由于其实现结构主要是非递归的，FlR 滤波器可以稳定工作。FIR 数字滤波器是数字多普勒接收机的重要组成部分，因此，研究 FIR 数字滤波器的实现技术具有重要意义。随着 FPGA 技术的不断发展，FPGA 逐渐成为信号处理的主流器件。而在 FPGA 中，数字滤波器不同的实现方法所消耗的 FPGA 资源是不同的，且对
3、滤波器的性能影响也有较大差异。1 FIR 滤波器的原理及结构FIR 滤波器存在 N 个抽头的 h(n)，N 称为滤波器的阶数，其数学表达式为：式中，x(k)为第 k 时刻的采样值，y(n)为滤波器输出。h(k)为 FIR 滤波器的第 k 级抽头系数。通过对 h(k)进行 Z 变换得到 FIR 的传递函数 H(Z)，其在 Z 域内的形式如下：因此，根据传递函数 H(Z)和 FIR 滤波器系数的对称性，可得 FIR 滤波器的一般实现结构，如图 1 所示。从串行结构中可以看出，FIR 滤波过程就是一个信号逐级延迟的过程，将各级延迟输出加权累加，得到滤波输出，其中最主要的运算是乘累加运算。FIR 每完
4、成一次滤波过程需要进行 N 次乘法和(N-1)次加法运算，N 为滤波器的阶数。所以，滤波器的运算量完全取决于 N 的大小，当 N 很大时，延迟将非常长，无法实现高速信号处理。根据 FIR 数字滤波器的对称特性，可以先进行加法运算，然后对加法运算的结果进行串行乘累加运算，从而得到改进的串行结构。与串行结构相比，改进的滤波器完成一次滤波的时钟周期减半，乘累加次数减半，提高了处理速度，但同时要消耗更多的硬件资源。图 1(b)为位偶数时改进的串行结构。与串行结构相似，滤波器的运算量完全取决于 N 的大小，当 N 很大时，延迟将非常长，无法实现高速信号处理。将串行结构展开，根据滤波器的信号流图用多个乘法
5、器和加法器并行实现，得到 FIR 滤波器的并行实现结构，如图 1(c)所示。并行滤波器的滤波速度快，一个时钟周期内完成一次滤波，但消耗大量的 FPGA资源，如乘累加器，且器件的延迟较大，工作频率不宜太高。FPGA 具有规整的内部逻辑阵列和丰富的连线资源，特别适合用于数字信号处理。但以前 FPGA 一般用于系统逻辑或时序控制，很少应用在信号处理方面。其原因主要是 FPGA 中缺乏实现乘法运算的有效结构。随着 FPGA 技术的不断发展，查找表(LUT)技术的应用有效地解决了这个问题，使 FPGA 在数字信号处理方面得到了广泛应用。2 基于分布式算法的 FIR 滤波器的实现21 分布式算法原理上世纪
6、 70 年代 Croisie 提出了分布式算法 DA(Distributed Arithmetic)，但由于其特别适合用 FPGA实现，所以直到 Xilinx 公司在 FPGA 中使用查找表(LUT)后，DA 才被广泛应用在 FPGA 求乘积和中。FIR 的滤波输出 y 可以表示为输入 x 和系数 h 的内积：由上述推导可知，分布式算法是一种以实现乘加运算为目的的运算方法。它与传统实现乘加运算的先后顺序不同。分布式算法在完成乘加功能时，是通过将各输入数据每一对应位产生的部分积预先进行相加形成相应部分积，然后在对各部分积预先进行累加形成最终结果；而传统算法是等到所有乘积产生之后再进行相加来完成乘
7、加运算。22 分布式 FIR 的实现结构图 2 为分布式 FIR 滤波器的直接实现结构。对于小位宽的数据，DA 算法不仅速度快，而且所占用的芯片资源少。23 性能优化方法1)流水线结构法 在滤波器中间增加适当的寄存器，构成流水线结构。在并行结构实现中添加流水线结构，可以提高滤波器速度，使其工作在更高的工作频率。对于速度固定的数据，可以通过多次复用乘累加器来节省资源。2)查找表分隔法 在用 LUT 实现分布式算法时，由于 LUT 的规模随着 N 的增加呈现指数增长，如果滤波器系数 N 过大，则查找表的规模十分庞大。为了减小规模，可以利用部分表计算。由于 FIR 滤波器是线性滤波器，因此低阶滤波器
8、输出可以相加，由此定义一个高阶滤波器的输出。例如，把 16 输入的查找表分割成 4 个并行的查找表。查找表的分隔技术和流水线技术可以大大减小设计规模，同时并不会降低滤波速度。使用 DA 算法实现的 FlR 滤波器与传统的算法相比，DA 算法可以极大地减少硬件电路规模，很容易实现流水线处理，提高电路的执行速度。24 3 种结构实现的比较改进串行结构、并行结构、DA 结构实现的比较如下：1)改进串行结构 优点：使用资源少，只需一些寄存器、乘累加器便可完成整个滤波运算；缺点：滤波速度慢，一次滤波所需的时钟数由滤波器的阶数决定。阶数较高的滤波器，滤波周期很大，无法实现高速滤波。2)并行结构 优点：完成
9、滤波的速度快，直接并行滤波器可以在一个时钟周期内完成一次滤波；缺点：消耗大量的乘累加器，器件延迟较大，工作频率不可能太高。3)DA 结构 与串行结构实现相比，DA 实现滤波速度较快，其滤波周期由数据宽度决定而与滤波器的阶数无关；而与并行实现相比，DA 实现消耗的资源较少。且容易实现流水线处理，提高电路的执行速度。在设计中，当资源成本为主要制约时，根据速度要求，选择串行结构实现或 DA 结构实现；而当速度成为主要制约时，则根据资源成本因素，选择并行实现结构或 DA 结构实现。在一般的应用设计中，一般采用 DA 结构实现。3 实例设计与仿真31 FIR 滤波器的设计利用 Matlab 中的 FDA
10、Tool 工具设计一个 33 阶，Fs=48kHz，Fc=108 kHz 的 FIR 滤波器，其幅值、相位响应见图 3。为了便于 FIR 滤波器的 FPGA 实现，减小误差，将滤波器的系数量化取整后，在 FPGA 中实现采用的滤波系数为-11，14，18，-11，-25，4，32，6，-38，-21，43，45，-47，-96，50，319，457，319，50，-96，-47，45，43，-21，-38，6，32，4，-25，-11，18，14，-11。32 FIR 滤波器的 FPGA 实现与仿真在 Xilinx 101 ISE 平台中，选用 Virtex-5 系列的 XC5VSXT50T
11、器件，用 Verilog HDL 语言设计串行结构、并行结构的、以及 DA 结构，并在 ModelSim 中对 3 种结构实现进行仿真。设计中输入数据的位宽设为 16 位，而输入数据在运算处理前位宽扩展到 17 位。所用仿真激励为单位阶跃响应，时钟周期为Tck=10 ns。ModelSim 中的仿真结果如图 4 所示。图 4 中依次为改进的串行实现，并行实现和 DA 实现的仿真结果，其滤波周期分别为 180 ns，10 ns和 180 ns。上述设计的改进串行结构、并行结构和 DA 结构分别在 XC5VSX50T 中实现后，所消耗的 FPGA内部各种资源如表 1 所示。从表 l 可以看出，并行
12、实现消耗的资源最多，其次是 DA 实现，最小是串行实现。而从滤波速度上来看，并行滤波速度最快，1 个时钟周期便可滤波 1 次；而串行实现速度慢，其滤波周期取决于滤波器的阶数，对 17 阶的对称滤波器而言，滤波一次占 9 个时钟周期，滤波输出占 1 个时钟周期；相对串行实现和并行实现，DA 实现的滤波周期取决于处理的数据宽度，上述设计中 DA 实现的滤波处理数据位宽是 17 位，所以滤波一次占 17 个时钟周期，滤波输出占用 1 个时钟周期。4 结束语在实际应用中，当滤波器设计对滤波速度要求不高时，可采用串行结构或改进串行结构来实现，这样可以选取资源较少的器件，降低设计成本；当对滤波速度有较高要求时，可以考虑采用并行或 DA 来实现。并行实现滤波周期为时钟周期，速度快，但消耗的资源多，成本高；DA 实现速度较快，消耗的资源较少，成本耗费较低。在数字多普勒接收机的实现过程中，根据接收机的性能要求以及所选用的 FPGA 器件资源，选取最优的 FlR 滤波器实现结构。随着 FPGA 查找技术的发展，具有较快的滤波速度和消耗较少资源的 DA算法在 FIR 数字滤波领域得到了广泛应用。（21IC 作者：刘庆良 卢荣军 李建清）
