1、 1 - - - - 学 院 专业班级 学 号 姓 名 评卷密封线密封线内不要答题，密封线外不准填写考生信息，违者考试成绩按0分处理评卷密封线中南大学考试试卷 时间 110分钟 题 号 一 二 三 四 五 六 七 八 合 计 得 分 评卷人 2012 2013 学年 二 学期 EDA技术与应用 课程试题 32 学时， 开 卷，总分 100分，占总评成绩 70 % 一、 填空 题 (本题 20分，每个空格 1分 ) 1. 可编程逻辑器件的种类繁多， 从结构上可分为两大类：一类属 结构器件，其基本结构为“与 -或”阵列，大部分 PLD 和 CPLD都属于此类范畴；另一类是 结构的器件，由简单的查找
2、表组成可编程门，再构成阵列形式， FPGA属于此类器件。 2. 请写出以下与 可编程逻辑器件 相关的专业术语缩写的英文全称： CPLD： FPGA： 3. Verilog中最常用的变量（ Variable）是寄存器型变量和网线型变量，分别用关键词 及 来定义。 4. 在 Verilog中十进制数 10按二进制数表述可写为： ；按十六进制数表述可写为： 。 5. 使用 Quartus的 EDA设计流程一般包括设计输入、 、适配、仿真测试和 等步骤。 6. 过程结构中的赋值语句有阻塞式赋值和非阻塞式赋值两种 。为了避免错误使用赋值方式导致设计问题，一般要求：当描述对象为时序电路时使用 ， 当 设
3、计 对 象 为 组 合 电 路 时 使用 。 7. 有限状态机从状态机的信号输出方式上分，有 型和 型两种状态机 。 8. 最 一 般 和 最 常 用 的 有 限 状 态 机 结 构 中 通 常 都 包 含 了 说 明 部分、 、 、辅助 过程 等几个部分 。 9. EDA优化技术中，比较典型的资源优化方法有： 、 逻辑优化 、 串行化等 ；速度优化方法有： 、寄存器配平、关键路径法、乒乓操作法、加法树法等。 10. Verilog 语言中内置了一些可用于仿真验证的系统任务 和系统函数，其中可用于显示的有： 、 $monitor 等； 可用于停止仿真的控制任务有： 、 $stop。 得 分 评
4、卷人 2 二 、 选择题 (单选 ，每题 2分，合计 20分 ) 1. 以下 PLD 阵列图中， PLA结构的为 : ( ) A B C D 2. 以下 always语句 中， 正确的 可综合的语句 是 ? ( ) A. always（ CLK or A or B） B. always(posedge CLK or A) C. always(posedge CLK or negedge RST) C. always(CLK or negedge RST) 3. 以下赋值语句 中，正确的 为： ( ) A. assign C 0B ! = 05 2012-2013 学年二学期 EDA技术与应用课
5、程试题答案 一，填空题 1. 乘积项，基于查找表 2. Complex Programmable Logic Device, Field Programmable Gate Array 3. reg, wire 4. 4 b1010, 4 ha （引号前的数字 =4即可） 5. 综合，编程下载 6. 非阻塞式赋值，阻塞式赋值 7. Moore， Mealy 8. 主控时序过程，主控组合过程 9. 资源共享，流水线设计 10. $display 或 $strobe, $finish 二，选择题 1. B 2. C 3. C 4. B 5. D 6. C 7. D 8. A 9. D 10. D
6、三， (1) module A(CLK, CL, OUT); input CLK, CL; output OUT; reg Q; assign OUT = !Q; always(posedge CLK) Q 4b01100) KOUT 4b0111) KOUT = 1b0; end endmodule 优点：输出信号脉宽比较宽，容易控制； 缺点：需要较 多硬件资源； 应用范围：用于消除各种不同情况下的干扰、毛刺和抖动； 八， module testbench; reg A, B; initial begin A = 1b0; B = 1b0; #10 A = 1b0; B = 1b1; #10 A = 1b1; B = 1b0; #10 A = 1b1; B = 1b1; end OR2 OR2(.A(A), .B(B), .C(C); endmodule
