1、2014 级计算机专业 集美大学计算机工程学院 20152016 学年第二学期1数字逻辑 课程设计题目： 设计一个 4 位超前进位加法器 评语： 学 院 计算机工程 班 级 计算 姓 名 学 号 成 绩 指导老师 黄斌 刘丽莉 2016 年 7 月 12 日2014 级计算机专业 集美大学计算机工程学院 20152016 学年第二学期2数字逻辑实验报告题目：课程设计4 位超前进位加法器 学号：班级：计算 1414 班 日期：2016-7-12姓名： 指导老师：黄斌 刘丽莉成绩一、实验目的：1、使用 Verilog 语言设计常用的组合逻辑电路。2、学会应用数字系统设计方法进行电路设计。3、加强和
2、培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力。二、实验使用环境： Vivado 2015.2三、实验内容与完成情况：设计一个 4 位超前进位加法器 背景：串行进位加法器的运算速度比较缓慢，其原因在于必须依次等待每一个加法器完成进位。一种改进的设计叫做超前进位加法器。超前进位加法器的设计思路是：把加法器分解成若干块，同时额外增加电路，在每个块一得到输入进位时就快速算出此块的输出进位。因此，超前进位加法器不需要等待进位通过 一块内所有加法器单元，而是直接先行通过每个单元。设计要求：在这个设计中，你需要使用 Verilog 代码设计一个
3、4 位的超前进位加法器。这个 4 位超前进位加法器可以完成对两个 4 位二进制数的相加。完成设计后，你还需要设计测试程序(test bench)来验证你的设计。你的测试程序需要考虑到所有可能的输入情况。设计思路：因为各进位的产生依赖于低位的进位，所以运算速度较慢。为了提高速度，必须设法使较低位的进位信号越过中间各级直接决定较高位的进位输出，设计 Ai和 Bi 分别表示第 i 位的被加数和加 数，Ci-1 为来自第 i-1 位全加器的进位，令 Pi=AiBi，Gi=Ai /定义所需变量wire 3:0 p, g; /进位传递函数 p,进位产生函数 gwire 3:0 c; /进位函数assign
4、 g0=a0assignc0=(p0assigns3:0 = a3:0 b3:0 c2:0,ci,co=c3;endmodule测试代码:add_tb2014 级计算机专业 集美大学计算机工程学院 20152016 学年第二学期5timescale 1ns/1psmodule add_tb;reg 3:0a;reg 3:0b;reg ci;wire 3:0s;wire co;add U0( /连接设计.a(a),.b(b),.ci(ci),.s(s),.co(co);initialbegina=0;b=0;ci=0; /设置默认值#512 $finish; /运行 512 个时间单位后停止en
5、dalways /通过下列三条 always 语句取到所有的情况#32 a=a+1; /每 32 个时间单位 a+1always#2 b=b+1; /每 2 个时间单位 b+1always#1 ci=!ci; /每 1 个时间单位 ci 取反2014 级计算机专业 集美大学计算机工程学院 20152016 学年第二学期6endmodule仿真图截图及其解释：下图仿真波形图全图：下图为局部波形图：举例：A=0000，B=1011，c_in=0，c=1011，c_out=0四、实验小结。通过这次课程设计，我感觉我对 Verilog 语言还是不够熟悉，在写的过程中需要经常询问同学，或是通过网上查询来解决一些语法上的问题,对于这个加法器,只会按照书本上的来写,不知道怎么修改,测试代码的循环用 FOR 循环写不出来，只好问同学用 always 循环。
