1、-Jimmy地址线,控制线,时钟线设为sdram_addr_busv等长规则:所有信号线参照时钟线的长度等长v误差范围:数据线误差范围控制在+/-50mil地址线误差范围控制在+/-100milSDRAM的等长布线v远端分支布线情况课程内容vSDRAMvFLASHvDDRvDDR2vDDR3vQDRFlash的设计vFlash(闪速存储器)速率较低v布局:一般采用菊花链(Flash和SDRAM推荐距离为500-1000mil)Flash的设计v布线3W原则等长范围:+/-100mil特性阻抗:50欧课程内容vSDRAMvFLASHvDDRvDDR2vDDR3vQDR3.DDR的设计v管脚定义解
2、释DDR的布局v布局原则是：靠近CPU摆放v DDRx1片时，点对点的布局方式DDR到CPU推荐的中心距离：当中间无排阻时：900-1000mil 当中间有排阻时：1000-1300milDDR的布局vDDRx2片时,相对于CPU严格对称v VREF电容的位置DDR保护区域DDR的布线v 特性阻抗:单端50欧,差分100欧v 数据线每10根尽量走在同一层(D0D7,LDM,LDQS),(D8D15,UDM,UDQS )v 信号线的间距满足3W原则v 数据线、地址（控制）线、时钟线之间的距离保持20mil以上或至少3Wv 完整的参考平面v VREF电源走线推荐=2030milv 误差范围:差分对
3、误差严格控制在5mil数据线误差范围控制在+/-25mil地址线误差范围控制在+/-100milDDRx1片的等长布线vClass规则:将数据类设为2组Class(D0D7,LDM,LDQS)(D8D15,UDM,UDQS);地址线,控制线,时钟线设为1组Classv等长规则:所有信号线参照时钟线的长度等长v误差范围:数据线误差范围控制在+/-25mil地址线误差范围控制在+/-100milDDRx2片的等长布线v数据类拓扑结构:点到点v地址类拓扑结构:星形Controller DDRDATADMDQST点DDRx4片的等长布线仍然可以套用两片时的拓扑，只是将树或者星做大推荐:B/C,A和D只
4、适用于单面贴器件的情况ControllerDDRDDRDDRDDRAControllerB DDRDDR可以看做正反贴DDRDDRControllerDDRDDRCDDRDDR可以看做正反贴ControllerDDRDDR DDR DDRDDDRx4片的等长布线A型 B型DDR的时序设计vDDR(采用树形或者星型拓扑)课程内容vSDRAMvFLASHvDDRvDDR2vDDR3vQDRDDR2的设计vDDR2的新特性DDR2可以看做DDR的升级，由于DDR的内部设计使得I/O口的速率最高只能达到200Mhz,而DDR2最高可以提高到400Mhz，也就是DDR2比DDR提高了一倍的速率。在信号管
5、脚上变化的主要是将单端的DQS信号变成了差分的DQS和DQS#。DQS DQS/DQS#Clock Frequency400MHZ(Max)200MHZ(Max)DDR2的布局v布局思路同DDRDDR2的布线v 特性阻抗:单端50欧,差分100欧v 数据线每11根尽量走在同一层(D0D7, DQM0,DQS0_N,DQS0_P)(D8D15, DQM1,DQS1_N,DQS1_P)(D16D23,DQM2,DQS2_N,DQS2_P)(D24D31,DQM3,DQS3_N,DQS3_P)v 信号线的间距满足3W原则v 数据线、地址（控制）线、时钟线之间的距离保持20mil以上或至少3Wv 完整的参考平面v VREF电源走线推荐=2030milv 误差范围:差分对误差严格控制在5mil数据线误差范围控制在+/-15mil地址线误差范围控制在+/-100milDDR2x1片DDR2x2片DDR2芯片时序设计课程内容vSDRAMvFLASHvDDRvDDR2vDDR3vQDR
