常用存储器总结.doc

1、- 1 - 目次1 存储器分类 .21.1 按存储介质分类 .21.2 按存取方式分类 .21.3 按应用可分类 .32 存储器概述 .42.1 主储存器结构 .42.2 主存中存储单元地址的分配 .42.3 主存 的技术指标 .53 半导体存储芯片的基本结构 .63.1 随机存取存储器（RAM） .73.3.1 静态 RAM（SRAM） 73.3.2 动态 RAM(DRAM).93.2 只读存储器（ROM） .163.2.1 掩膜 ROM .163.2.2 PROM 173.2.3 EPROM173.2.4 EEPROM .183.2.5 闪速存储器(Flash Memory) .183.3

2、 内存卡 .193.4 存储器与 CPU 的连接 .213.3.1 存储容量的扩展 213.3.2 存储器与 CPU 的连接 22- 2 - 1 存储器分类1.1 按存储介质分类（1）半导体存储器。存储元件由半导体器件组成的叫半导体存储器。其优点是体积小、功耗低、存取时间短。其缺点是当电源消失时，所存信息也随即丢失，是一种易失性存储器。半导体存储器又可按其材料的不同， 分为双极型（TTL）半导体存储器和 MOS 半导体存储器两种。 前者具有高速的特点，而后者具有高集成度的特点，并且制造简单、成本低廉， 功耗小、故 MOS 半导体存储器被广泛应用。（2）磁表面存储器。磁表面存储器是在金属或塑料基

3、体的表面上涂一层磁性材料作为记录介质，工作时磁层随载磁体高速运转，用磁头在磁层上进行读写操作，故称为磁表面存储器。由于用具有矩形磁滞回线特性的材料作磁表面物质，它们按其剩磁状态的不同而区分“0”或“1” ，而且剩磁状态不会轻易丢失，故这类存储器具有非易失性的特点。（3）光盘存储器。光盘存储器是应用激光在记录介质(磁光材料)上进行读写的存储器，具有非易失性的特点。光盘记录密度高、耐用性好、可靠性高和可互换性强等。1.2 按存取方式分类按存取方式可把存储器分为随机存储器、只读存储器、顺序存储器和直接存取存储器四类。（1）随机存储器 RAM(Random Access Memory)。RAM 是一种

4、可读写存储器， 其特点是存储器的任何一个存储单元的内容都可以随机存取，而且存取时间与存储单元的物理位置无关。计算机系统中的主存都采用这种随机存储器。由于存储信息原理的不同， RAM 又分为静态RAM (以触发器原理寄存信息)和动态 RAM(以电容充放电原理寄存信息)。DDR RAM（Date-Rate RAM）也称作 DDR SDRAM，这种改进型的 RAM 和 SDRAM是基本一样的，不同之处在于它可以在一个时钟读写两次数据，这样就使得数据传输速度加倍了。这是目前电脑中用得最多的内存，而且它有着成本优势，事实上击败了 Intel 的另外一种内存标准Rambus DRAM。在很多高端的显卡上，

5、也配备了高速 DDR RAM 来提高带宽，这可以大幅度提高 3D 加速卡的像素渲染能力。 （2）只读存储器 ROM(Read only Memory)。只读存储器是能对其存储的内容读出，而不能对其重新写入的存储器。这种存储器一旦存入了原始信息后，在程序执行过程中，只能将内部信息读出，而不能随意重新写入新的信息去改变原始信息。因此，通常用它存放固定不变的程序、常数以及汉字字库，甚至用于操作系统的固化。它与随机存储器可共同作为主存的一部分，统一构成主存的地址域。只读存储器分为掩膜型只读存储器 MROM（Masked ROM） 、可编程只读存储器PROM(Programmable ROM)、可擦除可

6、编程只读存储器 EPROM(Erasable Programmable ROM)、用电可擦除可编程的只读存储器 EEPROM(Electrically Erasable Programmable ROM)。以及近年来出现了的快擦型存储器 Flash Memory，它具有 EEPROM 的特点，而速度比 EEPROM- 3 - 快得多。 1.3 按应用可分类存储器有三个主要特性：速率、容量和价格/位（简称位价） 。一般说来，速度越高，价位就越高；容量越大，价位就越低；而且容量越大，速度必越低。可以用一个形象的存储器分层结构图，来反映上述的问题，如下图所示。 实际上，存储器的层次结构主要体现在缓存

7、主存、主存辅存这两个存储层次上，如下图所示。- 4 - 2 存储器概述2.1 主储存器结构主存的实际结构如上图所示，当根据 MAR 中的地址访问某个存储单元时，需经过地址译码、驱动等电路，才能找到所需访问的单元。读出时，需经过读出放大器，才能将被选中单元的存储字送到 MDR。写入时，MDR 中的数据也必须经过写入电路才能真正写入到被选中的单元中。现代计算机的主存都由半导体集成电路构成，图中的驱动器、译码器和读写电路均制作在存储芯片中，而 MAR 和 MDR 制作在 CPU 芯片内。存储芯片和 CPU 芯片可通过总线连接，如下图所示。当要从存储器读出某一信息字时，首先由 CPU 将该字的地址送到

8、 MAR，经地址总线送至主存，然后发读命令。主存接到读命令后，得知需将该地址单元的内容读出，便完成读操作，将该单元的内容读至数据总线上，至于该信息由 MDR 送至什么地方，远已不是主存的任务，而是由 CPU 决定的。若要向主存存入个信息字时，首先 CPU 将该字所在主存单元的地址经 MAR 送到地址总线，并将信息字送入 MDR，然后向主存发写命令，主存按到写命令后，便将数据线上的信息写入到对应地址线指出的主存单元中。- 5 - 2.2 主存中存储单元地址的分配主存各存储单元的空间位置是由单元地址号来表示的，而地址总线是用来指出存储单元地址号的，根据该地址可读出一个存储字。不同的机器存储字长也不

9、同，为了满足字符处理的需要，常用 8 位二进制数表示一个字节，因此存储字长都取 8 的倍数。通常计算机系统既可按字寻址，也可按字节寻址。例如 IBM370 机其字长为 32 位，它可按字节寻址，即它的每一个存储字包含 4 个可独立寻址的字节，其地址分配如下图 (a)所示。字地址是用该字高位字节的地址来表示，故其字地址是 4 的整数倍，正好用地址码的末两位来区分同一字的 4 个字节的位置。但对 PDP11 机而言，其字地址是 2 的整数倍，它用低位字节的地址来表示字地址，如下图(b)所示。如上图(a)所示，对 24 位地址线的主存而言，按字节寻址的范围是 16MB，按字寻址的范围为 4MB。如上

10、图(b)所示，对 24 位地址线而言，按字节寻址的范围仍为 16MB，但按字寻址的范围为 8MB。2.3 主存的技术指标主存的主要技术指标是存储容量和存储速度。存储容量：是指主存能存放二进制代码的总数，即：存储容量存储单元个数存储字长它的容量也可用字节总数来表示，即：存储容量存储单元个数存储字长8存储速度：存储速度是由存取时间和存取周期来表示的。存取时间：又叫存储器的访问时间(Memory Access Time)，它是指启动一次存储器操作(读或写)到完成该操作所需的全部时间。存取时间分读出时间和写入时间两种。读出时间是从存储器接收到有效地址开始，到产生有效输出所需的全部时间。写入时间是从存储

11、器接收到有效地址开始，到数据写入被选中单元为止所需的全部时间。存取周期：(Memory Cycle Time)是指存储器进行连续两次独立的存储器操作(如连续两次读操作)所需的最小间隔时间，通常存取周期大于存取时间。现代 MOS 型存储器的存取周期可达 100ns；双极型 TTL 存储器的存取周期接近 10ns。与存取周期密切相关的指标叫存储器的带宽，它表示每秒从存储器进出信息的最大数量，单位可用字/秒或字节/秒或位/秒表示。如存取周期为 500ns，每个存取周期可访问 16位，则它的带宽为 32M 位秒。存储器的带宽决定了以存储器为中心的机器可以获得的信息传输速度，它是改善机器瓶颈的一个关键因

12、素。为了提高存储器的带宽，可以采用以下措施：1、缩短存取周期；2、增加存储字长，使每个周期访问更多的二进制位；3、增加存储体。- 6 - 3 半导体存储芯片的基本结构半导体存储器随机存取存储器（ RAM）静态RAM（SRAM）动态RAM（DRAM ） 非易失RAM（NVRAM）掩膜式ROM一次性可编程ROM （ PROM） 紫外线擦除可编程ROM（EPROM ）电擦除可编程ROM （ EEPROM）只读存储器半导体存储芯片采用超大规模集成电路制造工艺制成，其内部结构如下图所示：译码驱动能把地址总线送来的地址信号翻译成对应存储单元的选择信号，该信号在读写电路的配合下完成对被选中单元的读写操作。读

13、写电路包括读出放大器和写入电路，用来完成读写操作。存储芯片通过地址总线、数据总线和控制总线与外部连接。地址线是单向输入的，其位数与芯片容量有关。数据线是双向的(有的芯片可用成对出现的数据线分别作输入或输出)，其位数与芯片可读出或写入的数据位数有关。地址线和数据线的位数共同反映存储芯片的容量。如地址线为 10 根，数据线为 4 根，则芯片容量为 2104B4KB 控制线主要有读/写控制线与片选线两种。读/写控制线决定芯片进行读/写操作，片选线用来选择存储芯片。由于存储器是由许多芯片组成，需用片选信号来确定哪个芯片被选中。- 7 - 3.1 随机存取存储器（RAM ）RAM 又可分为 SRAM（S

14、tatic RAM/静态存储器）和 DRAM（Dynamic RAM/动态存储器） 。SRAM 是利用双稳态触发器来保存信息的，只要不掉电，信息是不会丢失的。DRAM 是利用MOS（金属氧化物半导体）电容存储电荷来储存信息，因此必须通过不停的 给电容充电来维持信息，所以 DRAM 的成本、集成度、功耗等明显优于 SRAM。 SRAM 速度非常快，是目前读写最快的存储设备了，但是它也非常昂贵，所以只在要求很苛刻的地方使用，譬如CPU 的一级缓冲，二级缓冲。DRAM 保留数据 的时间很短，速度也比 SRAM 慢，不过它还是比任何的 ROM 都要快，但从价格上来说 DRAM 相比 SRAM 要便宜很

15、多，计算机内存就是 DRAM的。而通常人们所说的 SDRAM 是 DRAM 的一种，它是同步动态存储器，利用一个单一的系统时钟同步所有的地址数据和控制信号。使用 SDRAM 不但能提高系统表现，还能简化设计、提供高速的数据传输。在嵌入式系统中经常使用。随机存取存储器按其存储信息的原理不同，可分为静态 RAM 和动态 RAM 两大类。3.3.1 静态 RAM（SRAM）静态 RAM 基本单元电路。存储器中用于寄存“0”和“1”代码的电路叫做存储器的基本单元电路，下图所示一个 6 个 MOS 管组成的基本单元电路。图中 T1T4 是一个由 MOS 管组成的触发器基本电路，T5、T6 尤如一个开关，

16、受行地址选择信号控制。由 T1T6 共同构成一个六管 MOS 基本单元电路。T7、T8 受列地址选择控制，分别与位线 A 和 A相连，它们并不包含在基本单元电路内，而是芯片内同一列的各个基本单元电路所共有的。假设触发器己存有“1”信号，即 A 点为高电平。当需读出时，只要使行、列地址选择信号均为有效，则使 T5、T6，T7、T8 均导通，A 点高电平通过 T6 后，再由位线 A 通过 T8 作为读出放大器的输入信号，在读选择有效时，将“1”信号读出。由于静态 RAM 是触发器存储信息，因此即使信息读出后，它仍保持其原状态，不需要再生。但电源掉电时，原存信息丢失，故它属易失性半导体存储器。写入时

17、可以不管触发器原状态如何，只要将写入代码送至 DIN 端，在写选择有效时，经两个写放大器，使两端输出为相反电平。当行、列地址选择有效时，使 T5、T6、T7、T8- 8 - 导通，并使 A 与 A点置成完全相反的电平。这样，就把欲写入的信号写入到该单元电路中。如欲写入“1” ，即 DIN=1，经两个写放大器使位线 A 为高电平，位线 A为低电平，结果使 A 点为高，A点为低，即写入了“1”信息。静态 RAM 芯片举例Intel2114 芯片的外特性如下图所示。2114 的容量为 1K4 位。图中 A9A0 为地址输入端；I/O1I/O4 为数据输入输出端；为片选信号(低电平有效)；为写允许信号

18、(低电平为写)；Vcc 为电源端；GND 为接地端。静态 RAM 读写时序。 读周期时序2114RAM 芯片读周期时序上图是 2114RAM 芯片读周期时序，在整个读周期中 始终为高电平(故图中省略)。读周期 tRC 是指对芯片进行两次连续读操作的最小间隔时间。读时间 tA 表示从地址有效到数据稳定所需的时间。图中 tCO 是从片选有效到输出稳定的时间。可见只有当地址有效经tA 后，且当片选有效经 tCO 后，数据才能稳定输出，这两者必须同时具备。根据 tA 和 tCO的值，便可知当地址有效后，经 tAtCO 时间必须给出片选有效信号，否则信号不能出现在数据线上。需注意，从片选失效到输出高阻需

19、一段时间 tOTD，故地址失效后，数据线上的有效数据有一段维持时间 tOHA，以保证所读数据可靠。写周期时序- 9 - 2114RAM 芯片写周期时序上图是 2114RAM 芯片写周期时序。写周期 tWC 是对芯片进行连续两次写操作的最小间隔时间。写周期包括滞后时间 tAW、写入时间 tW 和写恢复时间 tWR。在有效数据出现前，RAM 的数据线上存在着前一时刻的数据 Dout，故在地址线发生变化后， 、 均需滞后tAW 再有效，以避免将无效数据写入到 RAM 的错误。但写允许 失效后，地址必须保持一段时间，叫做写恢复时间。此外，RAM 数据线上的有效数据(即 CPU 送至 RAM 的写入数据

20、 DIN)必须在 、 失效前的 tDW 时刻出现，并延续一段时间 tDH(此刻地址线仍有效，tWRtDH)，以保证数据可靠写入。小结：SRAM 是 Static Random Access Memory 的缩写，中文含义为静态随机访问存储器，它是一种类型的半导体存储器。 “静态”是指只要不掉电，存储在 SRAM 中的数据就不会丢失。这一点与动态 RAM（DRAM ）不同，DRAM 需要进行周期性的刷新操作。然后，我们不应将 SRAM 与只读存储器（ ROM）和 Flash Memory 相混淆，因为 SRAM 是一种易失性存储器，它只有在电源保持连续供应的情况下才能够保持数据。 “随机访问”是

21、指存储器的内容可以以任何顺序访问，而不管前一次访问的是哪一个位置。 SRAM 中的每一位均存储在四个晶体管当中，这四个晶体管组成了两个交叉耦合反向器。这个存储单元具有两个稳定状态，通常表示为 0 和 1。另外还需要两个访问晶体管用于控制读或写操作过程中存储单元的访问。因此，一个存储位通常需要六个 MOSFET。对称的电路结构使得 SRAM 的访问速度要快于 DRAM。SRAM 比 DRAM 访问速度快的另外一个原因是 SRAM 可以一次接收所有的地址位，而 DRAM 则使用行地址和列地址复用的结构。 SRAM 不应该与 SDRAM 相混淆，SDRAM 代表的是同步 DRAM（Synchrono

22、us DRAM） ，这与 SRAM 是完全不同的。SRAM 也不应该与 PSRAM 相混淆，PSRAM 是一种伪装成 SRAM 的 DRAM。 从晶体管的类型分，SRAM 可以分为双极性与 CMOS 两种。从功能上分，SRAM 可以分为异步 SRAM 和同步 SRAM（SSRAM） 。异步 SRAM 的访问独立于时钟，数据输入和输出都由地址的变化控制。同步 SRAM 的所有访问都在时钟的上升/下降沿启动。地址、数据输入和其它控制信号均于时钟信号相关3.3.2 动态 RAM(DRAM)动态 RAM 的基本单元电路。常见的动态 RAM 基本单元电路有三管式和单管式两种，它- 10 - 们的共同特点

23、都是靠电容存储电荷的原理来寄存信息的。若电容上存有足够多的电荷表示存“1” ，电容上无电荷表示存“0” 。电容上的电荷一般只能维持 12ms，因此即使电源不掉电信息也会自动消失。为此，必须在 2ms 内对其所有存储单元恢复一次原状态，这个过程叫再生或刷新。由于它与静态 RAM 相比，具有集成度更高、功耗更低等特点，因此目前被各类计算机广泛应用。上图示意了由 Tl、T2，T3 三个 MOS 管组成的三管 MOS 动态 RAM 基本单元电路。读出时，先对预充电管 T4 置一预充电信号(在存储矩阵中，每一列共用一个 T4 管)，使读数据线达高电平 VDD，然后由读选择线打开 T2，若 Tl 的极间电

24、荷 Cg 存有足够多的电荷(被认为原存“1”)，使 T1 导通，则因 T2、Tl 导通接地，使读数据线降为零电平，读出“0”信息。若 Cg 没足够电荷(原存“0”)，则 T1 截止，读数据线为高电平不变，读出“1”信息。可见，由读出线的高低电平可区分其是读“1” ，还是读“0” ，只是它与原存信息反相。写入时，将写入信号加到写数据线上，然后由写选择线打开 T3，这样，Cg 便能随输入信息充电(写“1”)或放电(写“0”)。为了提高集成度，将三管电路进一步简化，去掉 Tl，把信息存在电容 Cs 上，将T2、T3 合并成一个管子 T，得单管 MOS 动态 RAM 基本单元电路，如下图所示。读出时，

25、字线上的高电平使 T 导通，若 Cs 有电荷，经 T 管在数据线上产生电流，可视为读出“1” 。若 Cs 无电荷，则数据线上无电流，可视为读出“0” 。读操作结束时，Cs 的电荷已泄放完毕，故是破坏性读出，必须再生。写入时，字线为高电平使 T 导通，若数据线上为高电平，经 T 管对 Cs 充电使其存“1” ；若数据线为低电平，则 Cs 经 T 放电，使其无电荷而存“0”动态 RAM 芯片举例三管动态 RAM 芯片。三管动态 RAM 芯片的结构如下图所示。- 11 - 这是一个 1K1 位的存储芯片，图中每一小方块代表由 3 个 MOS 管组成的动态 RAM 基本单元电路。它们排列成 3232

26、的矩阵，每列都有一个刷新放大器(用来形成再生信息)和一个预充电管，芯片有 10 根地址线，采用重合法选择基本单元电路。读出时，先置以预充电信号，接着按行地址 A9A5 经行译码器给出读选择信号，同时由列地址 A4A0 经列译码器给出列选择信号。只有在行、列选择信号共同作用下的基本单元电路，才能将其信息经读数据线送到读写控制电路并从数据线 D 输出。写入时，首先将写入信息由数据线 D 送入读写控制电路，并在列地址的作用下，由列译码器的输出控制输入信息只送到被选中列的写数据线上。然后在受行地址控制的行译码器给出的写选择信号的作用下，信息被写入到行列共同选中的基本单元电路内。单管动态 RAM 芯片。

27、4116 动态 RAM(16K1 位)芯片结构单管动态 RAM 芯片结构的示意图如上图所示。这是一个 16K1 位的存储芯片，按理应有14 根地址线，但为了减少芯片封装的引脚数，地址线只有 7 根。因此，地址信息分两次传送，先送 7 位行地址，再送 7 位列地址。芯片内有时序电路，它受行地址选通 、列地址选通 以及写允许信号 控制。)动态 RAM 时序。由于动态 RAM 的行、列地址是分别传送的，因此分析其时序时，应特别注意 、 与地址的关系。即：- 12 - 先由将行地址送入行地址缓存器，再由 将列地址送入列地址缓存器，因此， 滞后于 的时间必须要超过其规定值。 和 正、负电平的宽度应大于规

28、定值，以保证芯片内部正常工作行、列地址 和 的下沿(负跳变)应满足有足够的地址建立时间和地址保持时间，以确定行、列地址均能准确写入芯片。读时序：在读工作方式时(写允许 1)，读工作周期是指动态 RAM 完成一次“读”所需的最短时间 tCRD，也是 一个周期。为了确保读出数据无误，必须要求写允许 1 在列地址送入前(即 下沿到来前)建立，而 1 的撤除应在 失效后(即 上升沿后)；还要求读出数据应在 有效后一段时间 且 有效后一段时间 时出现，而数据有效的撤除时间，应在 失效后一段时间 。写时序：在写工作方式时(写允许 =0)， 的一个周期 即为写工作周期，如上图所示。为了确保写入数据准确无误，

29、 =0 应先于 =0，而且数据的有效存在时间应与- 13 - 及 的有效相对应。即写入数据应在 有效前的一段时间 出现，它的保持时间应为 有效后的一段时间 ，这是因为数据的写入实际上是由 的下沿激发而成的。可见，为了保证正常写入， 、 有效均要大于数据 DIN 有效的时间。动态 RAM 的刷新刷新的过程实质上是先将原存信息读出，再由刷新放大器形成原信息并重新写入的再生过程。动态 RAM 与静态 RAM 的比较目前，动态 RAM 的应用比静态 RAM 要广泛得多。其原因是：在同样大小的芯片中，动态 RAM 的集成度远高于静态 RAM，如动态 RAM 的基本单元电路为一个 MOS 管，静态 RAM

30、的基本单元电路为 6 个 MOS 管；动态 RAM 行、列地址按先后顺序输送，减少了芯片引脚，封装尺寸也减少；动态 RAM 的功耗仅为静态 RAM 的 1/6；动态 RAM 的价格仅为静态 RAM的 1/4。因此，随着动态 RAM 容量不断扩大，速度不断提高，它被广泛应用于计算机的主存。动态 RAM 也有缺点：由于使用动态元件(电容)，因此它的速度比静态 RAM 低；动态 RAM 需要再生，故需配置再生电路，也需要消耗一部分功率。通常容量不大的高速存储器大多用静态 RAM 实现。DDRDDR 是一种继 SDRAM 后产生的内存技术，DDR，英文原意为“DoubleDataRate”，顾名思义，

31、就是双数据传输模式。之所以称其为“双”，也就意味着有“单”，我们日常所使用的SDRAM 都是“单数据传输模式”，这种内存的特性是在一个内存时钟周期中，在一个方波上升沿时进行一次操作(读或写)，而 DDR 则引用了一种新的设计，其在一个内存时钟周期中，在方波上升沿时进行一次操作，在方波的下降沿时也做一次操作，之所以在一个时钟周期中，DDR 则可以完成 SDRAM 两个周期才能完成的任务，所以理论上同速率的 DDR 内存与 SDR 内存相比，性能要超出一倍，可以简单理解为 工作频率为：100MHZ DDR=200MHZ SDR。DDR2DDR2（ Double Data Rate 2） SDRAM

32、 是由 JEDEC（电子设备工程联合委员会）进行开发的新生代内存技术标准，它与上一代 DDR 内存技术标准最大的不同就是，虽然同是采用了在时钟的上升/下降延同时进行数据传输的基本方式，但 DDR2 内存却拥有两倍于上一代 DDR 内存预读取能力（即：4bit 数据读预取）。换句话说，DDR2 内存每个时钟能够以4 倍外部总线的速度读/ 写数据，并且能够以内部控制总线 4 倍的速度运行。 此外，由于 DDR2 标准规定所有 DDR2 内存均采用 FBGA 封装形式，而不同于目前广泛应用的 TSOP/TSOP-II 封装形式， FBGA 封装可以提供了更为良好的电气性能与散热性，为 DDR2 内存

33、的稳定工作与未来频率的发展提供了坚实的基础。回想起 DDR 的发展历程，从第一代应用到个人电脑的 DDR200 经过 DDR266、DDR333 到今天的双通道DDR400 技术，第一代 DDR 的发展也走到了技术的极限，已经很难通过常规办法提高内存的工作速度；随着 Intel 最新处理器技术的发展，前端总线对内存带宽的要求是越来越高，拥有更高更稳定运行频率的 DDR2 内存将是大势所趋。 - 14 - DDR2 与 DDR 的区别： 在了解 DDR2 内存诸多新技术前，先让我们看一组 DDR 和 DDR2 技术对比的数据。 1、 延迟问题： 从上表可以看出，在同等核心频率下，DDR2 的实际

34、工作频率是 DDR 的两倍。这得益于 DDR2 内存拥有两倍于标准 DDR 内存的 4BIT 预读取能力。换句话说，虽然DDR2 和 DDR 一样，都采用了在时钟的上升延和下降延同时进行数据传输的基本方式，但 DDR2 拥有两倍于 DDR 的预读取系统命令数据的能力。也就是说，在同样 100MHz 的工作频率下，DDR 的实际频率为 200MHz，而 DDR2 则可以达到 400MHz。 这样也就出现了另一个问题：在同等工作频率的 DDR 和 DDR2 内存中，后者的内存延时要慢于前者。举例来说，DDR 200 和 DDR2-400 具有相同的延迟，而后者具有高一倍的带宽。实际上，DDR2-4

35、00 和 DDR 400 具有相同的带宽，它们都是 3.2GB/s，但是 DDR400 的核心工作频率是 200MHz，而 DDR2-400 的核心工作频率是 100MHz，也就是说 DDR2-400 的延迟要高于 DDR400。 2、封装和发热量： DDR2 内存技术最大的突破点其实不在于用户们所认为的两倍于 DDR 的传输能力，而是在采用更低发热量、更低功耗的情况下，DDR2 可以获得更快的频率提升，突破标准 DDR 的 400MHZ 限制。 DDR 内存通常采用 TSOP 芯片封装，当频率更高时，它过长的管脚就会产生很高的阻抗和寄生电容，这会影响它的稳定性和频率提升的难度。这也就是 DD

36、R 的核心频率很难突破 275MHZ 的原因。而 DDR2 内存均采用 FBGA 封装形式。不同于目前广泛应用的 TSOP 封装形式，FBGA 封装提供了更好的电气性能与散热性，为 DDR2 内存的稳定工作与未来频率的发展提供了良好的保障。 DDR2 内存采用 1.8V 电压，相对于 DDR 标准的 2.5V，降低了不少，从而提供了明显的更小的功耗与更小的发热量，这一点的变化是意义重大的。 DDR2 采用的新技术：除了以上所说的区别外，DDR2 还引入了三项新的技术，它们是 OCD、ODT 和Post CAS。 OCD（Off-Chip Driver）：也就是所谓的离线驱动调整，DDR II

37、通过 OCD 可以提高信号的完整性。DDR II 通过调整上拉（pull-up ）/ 下拉（pull-down）的电阻值使两者电压相等。使用 OCD 通过减少 DQ-DQS 的倾斜来提高信号的完整性；通过控制电压来提高信号品质。ODT：ODT 是内建核心的终结电阻器。我们知道使用 DDR SDRAM 的主板上面为了防止数据线终端反射信号需要大量的终结电阻。它大大增加了主板的制造成本。实际上，不同的内存模组对终结电路的要求是不一样的，终结电阻的大小决定了数据线的信号比和反射率，终结电阻小则数据线信号反射低但是信噪比也较低；终结电阻高，则数据线的信噪比高，但是信号反射也会增加。因此主板上的终结电阻

38、并不能非常好的匹配内存模组，还会在一定程度上影响信号品质。DDR2 可以根据自已的特点内建合适的终结电阻，这样可以保证最佳的信号波形。使用 DDR2 不但可以降低主板成本，还得到了最佳的信号品质，这是 DDR 不能比拟的。 - 15 - Post CAS：它是为了提高 DDR II 内存的利用效率而设定的。在 Post CAS 操作中，CAS信号（读写/命令）能够被插到 RAS 信号后面的一个时钟周期， CAS 命令可以在附加延迟（Additive Latency）后面保持有效。原来的 tRCD（RAS 到 CAS 和延迟）被AL（Additive Latency）所取代， AL 可以在 0，

39、1，2，3，4 中进行设置。由于 CAS 信号放在了 RAS 信号后面一个时钟周期，因此 ACT 和 CAS 信号永远也不会产生碰撞冲突。 总的来说，DDR2 采用了诸多的新技术，改善了 DDR 的诸多不足，虽然它目前有成本高、延迟慢能诸多不足，但相信随着技术的不断提高和完善，这些问题终将得到解决DDR3 相比起 DDR2 有更低的工作电压， 从 DDR2 的 1.8V 降落到 1.5V，性能更好更为省电；DDR2 的 4bit 预读升级为 8bit 预读。DDR3 目前最高能够达到 2000Mhz 的速度，尽管目前最为快速的 DDR2 内存速度已经提升到 800Mhz/1066Mhz 的速度

40、，但是 DDR3 内存模组仍会从1066Mhz 起跳DDR3DDR3 在 DDR2 基础上采用的新型设计： 18bit 预取设计，而 DDR2 为 4bit 预取，这样 DRAM 内核的频率只有接口频率的1/8，DDR3-800 的核心工作频率只有 100MHz。2采用点对点的拓朴架构，以减轻地址/命令与控制总线的负担。3采用 100nm 以下的生产工艺，将工作电压从 1.8V 降至 1.5V，增加异步重置（Reset）与 ZQ 校准功能。DDR3 与 DDR2 的不同之处 1、逻辑 Bank 数量 DDR2 SDRAM 中有 4Bank 和 8Bank 的设计，目的就是为了应对未来大容量芯片

41、的需求。而DDR3 很可能将从 2Gb 容量起步，因此起始的逻辑 Bank 就是 8 个，另外还为未来的 16 个逻辑 Bank 做好了准备。 2、封装（Packages） DDR3 由于新增了一些功能，所以在引脚方面会有所增加，8bit 芯片采用 78 球 FBGA 封装，16bit 芯片采用 96 球 FBGA 封装，而 DDR2 则有 60/68/84 球 FBGA 封装三种规格。并且 DDR3必须是绿色封装，不能含有任何有害物质。 3、突发长度（BL，Burst Length） 由于 DDR3 的预取为 8bit，所以突发传输周期（BL，Burst Length）也固定为 8，而对于D

42、DR2 和早期的 DDR 架构的系统，BL=4 也是常用的，DDR3 为此增加了一个 4-bit Burst Chop（突发突变）模式，即由一个 BL=4 的读取操作加上一个 BL=4 的写入操作来合成一个- 16 - BL=8 的数据突发传输，届时可通过 A12 地址线来控制这一突发模式。而且需要指出的是，任何突发中断操作都将在 DDR3 内存中予以禁止，且不予支持，取而代之的是更灵活的突发传输控制（如 4bit 顺序突发）。3.2 只读存储器（ ROM）只读存储器分为掩膜 ROM、PROM、EPROM 和 EEPROM 等多种。对于半导体 ROM，基本器件为两种：MOS 型和 TTL 型。

43、ROM 也有很多种，PROM 是可编程的 ROM，PROM 和 EPROM（可擦除可编程 ROM）两者区别是，PROM 是一次性的，也就是软件灌入后，就无法修改了，这种是早期的产品，现在已经不可能使用了，而 EPROM 是通过紫外光的照射擦出原先的程序，是一种通用的存储器。另外一种 EEPROM 是通过电子擦出，价格很高，写入时间很长，写入很慢。3.2.1 掩膜 ROM上图为 MOS 型掩膜 ROM，其容量为 1K1 位，采用重合法驱动，行、列地址线分别经行、列译码器，各得 32 根行、列选择线。行选择线与列选择线交叉处既可有耦合元件 MOS管，也可没有。列选择线各控制一个列控制管，32 个列

44、控制管的输出端共连一个读放大器；当地址为全“0”时；第 0 行、0 列被选中，若其交叉处有耦合元件 MOS 管，因其导通而使列线输出为低电平，经读放大器反相为高电平，输出“1”。当地址 A4A 0为11111，A 9A 5为 00000 时，即第 31 行、第 0 列被选中，但此刻行、列的交叉处无 MOS 管，故 0 列线输出为高电平，经读放大器反相为“0”输出。可见，用行、列交叉处是否有耦合元件 MOS 管，便可区分原存放“1”还是存“0”。当然，此 ROM 制成后不可能改变原行、列交叉处的是否存在 MOS 管，所以，用户是无法改变原始状态的。- 17 - 3.2.2 PROMPROM 是可

45、以实现一次性编程的只读存储器，上图是 16K1 位双极型镍铬熔丝式 PROM芯片，其基本单元电路是由双极型电路和熔丝构成的。在这个电路中，基极由行选择线控制，发射极与列线之间形成一条镍铬合金薄膜制成的熔丝(可用光刻技术实现)，集电极接电源 VCC。用户在使用前可按需要将信息存入行、列交叉的耦合元件内。若欲存“0”，则置耦合元件个大电流，将熔丝烧掉。若欲存“1”，则耦合处不置大电流，熔丝不断。当被选中时，熔丝断掉处将读得“0”，熔丝未断处将读得“1”。当然，已断的熔丝是无法再恢复的，故这种 ROM 往往只能实现一次编程，不得再修改3.2.3 EPROMEPROM 是一种可擦洗可编程的只读存储器。

46、它可以由用户对其所存信息作任意次的改写。目前用得较多的 EPROM 是用浮动栅雪崩注入型 MOS 管构成，又称 FAMOS 型 EPROM，如下图所示。 - 18 - 由图所示的 N 型沟道浮动栅 MOS 电路，在漏端 D 加上正电压(如 25V，50ms 宽的正脉冲) ，便会形成一个浮动栅，它阻止源 S 与漏端 D 之间的导通，致使此 MOS 管处于“0”状态。若对 D 端不加正电压，则形成不了浮动栅，此 MOS 管便能正常导通，呈“1” 状态。由此，用户可按需要对不同位置的 MOS 管 D 端加正电压或不加正电压，便制成了用户所需的 ROM。一旦用户需重新改变其状态时；可用紫外线照射、驱散

47、浮动栅，再按需要对不同位置的 MOS 管重新置于正电压，又得出新状态的 ROM。故称之为 EPROM。3.2.4 EEPROMEEPROM（E2PROM）：采用加电方法在线进行擦除和编程，也可多次擦写。3.2.5 闪速存储器(Flash Memory)闪速存储器(Flash Memory)又叫快擦型存储器，它是在 EPROM 和 EEPROM 工艺基础上产生的一种新型的、具有性能价格比更好、可靠性更高的可擦写非易失性存储器。它既有 EPROM 的价格便宜、集成度高的优点，又有 EEPOM 电可擦洗重写的特性。它具有整片擦除的特点，其擦除、重写的速度快。一块 1M 位的闪速存储芯片的擦除、重写时

48、间小于 5s，比一般标准 EEPROM 快得多，已具备了 RAM 的功能。它还具有高速编程的特点。非易失性、长期反复使用的大容量 Flash memory 还可替代软盘或硬盘，作为海量存储器。在笔记本及手掌型袖珍电脑中都大量采用 Flash Memory 做成固态盘替代磁盘，使计算机平均无故障时间大大延长；功耗更低，体积更小消除了机电式磁盘驱动器所造成的数据瓶颈。Flash 也是一种非易失性存储器（掉电不会丢失） ，它擦写方便，访问速度快，已大大取代了传统的 EPROM 的地位。由于它具有和 ROM 一样掉电不会丢失 的特性，因此很多人称其为 Flash ROM。FLASH 存储器又称闪存，它

49、结合了 ROM 和 RAM 的长处，不仅具备电子可擦出可编程（EEPROM）的性能，还不会断电丢失数据同时可以快速读 取数据（NVRAM 的优势），U 盘和 MP3 里用的就是这种存储器。在过去的 20 年里，嵌入式系统一直使用ROM（EPROM）作为它们的存储设备，然而近 年来 Flash 全面代替了 ROM（EPROM）在嵌入式系统中的地位，用作存储 bootloader 以及操作系统或者程序代码或者直接当硬盘使用（U 盘） 。- 19 - 目前 Flash 主要有两种 NOR Flash 和 NADN Flash。NOR Flash 的读取和我们常见的SDRAM 的读取是一样，用户可以直接运行装载在 NOR FLASH 里面的代码，这样可以减少SRAM 的容量从而节约了成本。NAND Flash 没有采取内存的随机读取技术，它的读取是以一次读取一快的形式来进行的，通常是一次读取 512 个字节，采用这种技术的 Flash 比较廉价。用户 不能直接运行 NAND Flash 上的代码，因此好多使用 NAND Flash 的开发板除了使用 NAND Flah 以外，还作上了一块小的 NOR Flash 来运行启动代码。一般小容量的用 NOR Flash，因为其