1、Part 1 超大规模集成电路设计基础,Chap 2 CMOS工艺与器件,Part 1 超大规模集成电路设计导论,Chap2 CMOS工艺与器件Chap3 逻辑门单元电路Chap4 组合逻辑电路Chap5 时序逻辑电路Chap6 功能块与子系统,CMOS工艺与器件,CMOS的概念 CMOS制造工艺 MOS管的电性能 连线 CMOS器件的版图设计,半导体及其导电能力,半导体IV族元素（比如硅），最外层4个价电子，通过共价键形成晶体，处于稳定结构，很难电离或俘获电子 一般材料纯度在99.9已认为很高了，有0.1的杂质不会影响物质的性质。但是，半导体材料的导电能力随所含的微量杂质而发生显著变化 纯净
2、的硅在室温下： 21400cm 如果在硅中掺入杂质磷原子，使硅的纯度仍保持为99.9999，则其电阻率变为： 0.2cm 可利用这一性质，通过掺杂质的多少来控制硅的导电能力 半导体的导电能力 随光照而发生显著变化 随外加电场、磁场作用而发生变化,P型和N型半导体,导电？两种载流子： 带负电荷的电子 带正电荷的空穴 本征半导体： 纯净硅 P型半导体 掺杂III族元素（如磷P），多数载流子是空穴 N型半导体 掺杂V族元素（如硼B），多数载流子是电子,MOS管,n-type MOS transistor (NMOS管) 物理结构示意图,电极: 栅极G(Gate)、源极S(Source)、漏极D(Dr
3、ain) 衬底P(Substrate),Gate,NMOS管的结构剖面示意图,NMOS管 衬底掺杂成为P型半导体，n+表示重度掺杂成为N型半导体（称扩散区）。在栅与衬底之间电场作用下，栅下面的衬底表面多数载流子空穴受排斥而减少，当空穴基本被赶走时，在衬底表面形成耗尽层。当电场进一步增强时，不仅空穴被赶走，电子也被吸引到衬底表面，从而使P型半导体的表面层变成电子占多数的N型层（反型层），使得源、漏、反型层形成一体的N型区。而反型层也就是“沟道”。PMOS管 类似（衬底掺杂成为n型半导体）,MOS管,MOS管的物理结构示意图及其符号,Metal,Polysilicon,Oxide,n-diffus
4、ion,p-diffusion,p-substrate,n-substrate,Depletion,MOS管的结构剖面示意图,CMOS,CMOS： Complementary MOSCMOS Inventor: the most simple CMOS circuit,CMOS,CMOS circuit：have complementary pullup (p-type) and pulldown (n-type) networks,CMOS,如何制造CMOS？双阱制造工艺 单阱（N阱）制造工艺,CMOS工艺与器件,CMOS的概念CMOS制造工艺MOS管的电性能连线CMOS器件的版图设计,CM
5、OS工艺(双阱)步骤示意 CMOS Process steps (1),First place wells to provide properly-doped substrate for n-type, p-type MOS:p-well 前面所提的nmos管的 p-衬底，可在在上面形成nmosn-well 前面所提的pmos管的 n-衬底，可在在上面形成pmos,p-well,n-well,substrate,CMOS工艺(双阱)步骤示意 CMOS Process steps (2),Pattern polysilicon before diffusion regions,p-well,n-
6、well,poly,poly,gate oxide,CMOS工艺(双阱)步骤示意 CMOS Process steps (3),Add diffusions, Self-aligned,p-well,n-well,poly,poly,n+,n+,p+,p+,CMOS工艺(双阱)步骤示意 CMOS Process steps (4),Start adding metal layers（matal1, metal2）,p-well,n-well,poly,poly,n+,n+,p+,p+,metal 1,metal 1,vias,制造：制版与光刻（1）,CMOS Device/IC制造包括制版和光
7、刻两部分，完成从Layout到Mask到Device的过程 制版：将芯片设计版图（Layout）图形转换成掩膜图形（Mask） 光刻：将Mask转移到半导体晶圆（Wafer）上，制造成Device/IC刚才的Process讲的是如何从Mask到Device on Wafer的光刻的工艺过程,制造：制版与光刻（2）,制版：将设计得到的芯片版图（Layout）图形转换成掩膜（Mask）图形,光刻：将掩膜（Mask）转移到半导体晶圆（Wafer）上，成为Device/IC,Device/IC,光刻系统,Mask,Wafer,CMOS工艺(N阱)详细制造步骤(1),n-well掩膜版：为N阱掩膜，用以
8、限定N阱区面积和位置 制造步骤：用该版制造 N阱注：N阱用于制作PMOS管（而NMOS管在原基片衬底上制作）,n-well,n-well mask,n+离子,mask俯视图,mask剖面图,CMOS工艺(N阱)详细制造步骤(2),active掩膜版：为薄氧化层区掩膜，用以确定薄氧化层区的面积和位置。该区域覆盖了所有PMOS和NMOS管的源、漏和栅的制作区域，故该版又称为有源区版（active版） 制造步骤：用该版完成薄氧化层（栅氧化层）的生长,active,Nitride: Si3N4,Oxide: SiO2,active mask,mask俯视图,mask剖面图,CMOS工艺(N阱)详细制造
9、步骤(2),active mask（负胶）,active,制造步骤：用active掩膜版（负胶），完成场氧层生长,mask俯视图,mask剖面图,CMOS工艺(N阱)详细制造步骤(3),poly掩膜版：多晶图形掩膜，用于制作多晶硅栅极以及形成电路结构的多晶硅连线和电阻 制造步骤：在已经生长完成的栅氧化层上完成所需多晶硅图形,poly mask,mask俯视图,mask剖面图,CMOS工艺(N阱)详细制造步骤(4),n+掩膜版： n+掺杂区掩膜 制造步骤：进行n+离子（磷或砷）注入掺杂和扩散推进，形成n扩散区（diffusion）。 这里实际上是用有源区（active）作为掺杂离子注入的掩膜，由
10、于此时是在多晶硅栅完成后，离子被多晶硅栅阻挡，不会进入栅下的硅表面，因此形成NMOS的源、漏区，而且其边缘与硅栅边缘对齐（ 可能有一定的overlap），硅栅起到了自对准的作用，称硅栅自对准,n+离子,CMOS工艺(N阱)详细制造步骤(5),p+掩膜版：p+掺杂区掩膜 制造步骤：进行p+离子（硼）注入掺杂和扩散推进， 形成p扩散区（diffusion） 同样，这里实际上也是用有源区（active）作为掺杂离子注入的掩膜，通过硅栅自对准，形成PMOS的漏、源,p+离子,CMOS工艺(N阱)详细制造步骤(6),contact掩膜版：接触孔掩膜。用以确定欧姆接触的大小和位置，即对薄氧化层区刻出实现欧
11、姆接触的引线孔 制造步骤：先用该版从P管引出的P+区接触孔、从N管引出的N+区接触孔，再生长一层SiO2氧化膜，然后再用该版对这层新生长的氧化膜刻出实现欧姆接触的引线孔,CMOS工艺(N阱)详细制造步骤(7),metal1掩膜版：金属图形（接触孔和连线）掩膜，用以确定第一层金属需引出的接触孔和同层金属布线互连的位置和形状 制造步骤：在上一版的接触孔光刻之后，硅片表面用CVD法沉积一层金属膜，用该版刻下所需要的金属膜，实现第一层金属的接触孔引出和同层金属布线互连,N阱CMOS工艺详细制造步骤(8),到上一步为止，已完成了1层金属（连线），算上那层多晶（连线），我们称之为1P1M。但由于电路的复杂
12、性，仅靠这两层连线的不够的，所以有了1P2M、1P3M1P6M、1P8M等工艺。因此，接下来制造步骤就是以下两层掩膜版/两步骤的重复： via12掩膜版：第一层金属和第二层金属的连接孔掩膜。用以确定其大小和位置，刻出两层金属连接点的连接孔 制造步骤：先生长一层SiO2氧化膜，再用该版对这层新生长的氧化膜刻出两层金属连接点的连接孔 metal2掩膜版：第二层金属图形（连接孔和连线）掩膜，用以第二层金属需引出的连接孔和同层金属布线互连的位置和形状 制造步骤：在硅片表面用CVD法沉积一层金属膜，用该版刻下所需要的金属膜，实现金属层欧姆引出和互连 via23/metal3,p-阱,栅,n+,n+,金属
13、1,金属2,ViaContact,N阱CMOS工艺详细制造步骤(8),上一页的图示,N阱CMOS工艺详细制造步骤(9),Passivation掩模版：钝化层光刻掩膜。它是最后一步，确定应暴露的压焊区或内设测试点接触区的位置和大小 完成金属互连之后，为免受以后杂质侵入和损伤，要进行芯片表面钝化，沉积一层钝化膜（如Si3N4或磷硅玻璃、聚烯亚胺等）覆盖整个表面，但压焊区及内设测试点需要刻去钝化层备用。,a CMOS Inverter：剖面图及版图（俯视图）,N-well process,N-well process with substrate contact,PMOS衬底接电源、NMOS衬底接地
14、,a CMOS Inverter：剖面图及版图（俯视图）,Twin - well process,CMOS工艺与器件,CMOS的概念CMOS制造工艺MOS管的电性能连线MOS/CMOS器件的版图设计,MOS管的电性能,MOSFET的电流电压关系MOSFET的寄生参数MOSFET的电路仿真,MOSFET的栅极,栅的基本结构是平板电容Gate capacitance helps determine charge in channel which forms inversion region,栅,衬底,SiO2,xox,Vg,+,-,电压与沟道（1）,Vds Vt,d,g,s,Vds = Vgs V
15、t 即Vgd =Vgs - Vds = Vt,Vds Vgs Vt 即Vgd =Vgs - Vds Vt,线性区,沟道夹断,饱和区,电压与沟道（2）,线性区当Vds较小时，沿沟道电位变化较小，整个沟道厚度变化不大，漏极电流Id随漏极电压Vds的变化而线性变化。 沟道夹断随着Vds的增大，Id与Vds曲线越来越偏离线性关系。当Vds=Vgs-Vt时，漏极附近不再存在反型层，这时称沟道在漏极附近被夹断，夹断点与漏极之间的夹断区成为一个高阻区。 饱和区沟道被夹断后，若Vds再增加，增加的漏极电压主要降落在夹断点到漏极之间的高阻区上。但夹断点与漏极之间的电场很强，可以把从沟道中流过来的载流子（N沟道的
16、电子）拉向漏极。因此，这时Id基本不随Vds增加，因此称为饱和区,漏极电流-电压关系（1）,nMOS增强型晶体管: W = 100um, L = 20um,夹断,漏极电流-电压关系（2）,线性区 (Vds Vgs Vt ): Id = 0.5k (W/L)(Vgs - Vt) 2 实际上，Id根据源漏极间电压会略有变化，有更逼近公式(后面有讲) 截止区 Vgs Vt 0Id = 0 = k (W/L)：表示器件的增益系数 跨导系数k和阈值电压Vt是工艺参数，由制造工艺决定 k与栅氧化层厚度xox成反比， pMOS、nMOS不同 Vt大致是xox的线性函数，实际上略有变化，有更逼近公式(后面有讲
17、) W和L是几何参数（设计参数）,饱和区电流：MOSFET沟道长度调制效益的影响,Id = 0.5k (W/L)(Vgs - Vt) 2 (1 l Vds) describes small dependence of drain corrent Id on Vds in saturation Why? 沟道被夹断后，若Vds再增加，虽然增加的漏极电压主要降落在夹断点到漏极之间的高阻区上，漏极电流基本不随漏极电压增加。但沟道也会略缩短，漏极电流Id会略有增加，这称为沟道长度调制效益,Vds = Vgs - Vt,Vds Vgs - Vt,夹断,饱和区,MOSFET的阈值电压,阈值电压(Thres
18、hold Voltage) Vt的组成基本阈值电压Vt0由制造工艺决定的，并且取决于栅氧化层厚度xox的数值（线性函数）Vt是由衬底偏置效应（ Body effect ）引起的变化值,阈值电压： MOSFET衬底偏置效应的影响,本来假设衬底和晶体管的源极电压相等即Vbs=0。但如果在实际中衬底与源极不相连，反向偏置时处于反偏的pn结的耗尽层将会展宽，阈值电压的绝对值会提高，称为衬底偏置效应近似公式：,为衬底偏置效应系数，随衬底掺杂浓度而变化 典型值：NMOS晶体管，=0.73.0；PMOS晶体管，=0.50.7 对PMOS晶体管，Vt取负值；对NMOS晶体管，Vt取正值,阈值电压升高对复杂门电
19、路的速度有较大影响，消除MOSFET衬底偏置效应措施：衬底接触（substrate contact）P型衬底接电路中最低的电位Vss，N型衬底接电路中的最高电位Vdd为保证良好的电位接触，在接触点采用重掺杂结构,MOSFET的泄漏电流,泄漏电流（ leakage current）源极或漏极对衬底的电流。它使得主要的逻辑功能电流被分散,MOS管的电性能,MOSFET的电流电压关系MOSFET的寄生参数MOSFET的电路仿真,栅极电容,栅极是平板电容栅电容Cg由MOS管的栅极面积(WL)决定,栅,衬底,SiO2,xox,Vg,+,-,单位面积平板电容公式: Cox = ox / xox ox硅的介
20、电常数: ox = 3.46 x 10-13 F/cm2,栅与源、漏极间的寄生电容,栅与源、漏极间的Overlap Capacitance Cgs、Cgd，与L的无关 Cgs、Cgd = Coverlap W Cgs也被称作Gate/Bulk Overlap Capacitance （因为通常源与衬底相连）,源、漏极的扩散区电容,电容由pn结的形成 bottomwall：按面积计算 sidewall：按长度计算,n+,depletion region,substrate (p),bottomwall capacitance,sidewall capacitances,MOS管的电性能,MOSF
21、ET的电流电压关系MOSFET的寄生参数MOSFET的电路仿真,Spice仿真的MOSFET模型,Level 1: 基本晶体管公式，不是非常精确（采用前文介绍的公式） Level 2: 更精确一些的模型，如包含栅长有效沟道长度等 Level 3: 经验模型。 Level 4 (BSIM): 高效的经验模型。 新的模型: level 28 (BSIM2), level 47 (BSIM3) , level 49（BSIM 3.3）,Spice仿真的MOSFET模型参数,L, W: 晶体管长、宽 KP: 跨导，符号k GAMMA: 衬底偏置效应系数 AS, AD: 源/漏面积 CJSW: 0偏置的
22、sidewall capacitance CGBO: 0偏置的gate/bulk overlap capacitance,MOS工艺与器件,CMOS的概念CMOS制造工艺MOS管的电性能连线CMOS器件的版图设计,连线,信号线 电源/地线金属线 多晶硅 扩散线,连线（包括过孔）,p-阱,栅,栅,n+,n+,金属1,金属3,金属2,过孔ViaContact,过孔,via与contact 堆迭过孔(stack via)与非堆迭过孔,堆迭过孔,非堆迭过孔,连线的寄生电容(1)：线电容,两种构成 平板（ parallel plate ）电容 面积 边缘 （ fringe ）电容 周长,平板,边缘,连线
23、的寄生电容(2)：耦合电容,金属线（或多晶硅线）与同层的相邻金属线（或多晶硅线）或与上/下层（上下存在Overlap）的耦合,金属2,金属1,金属1,连线电阻,方块电阻是常数，由长宽比决定 可用于金属层、多晶硅层的电阻计算,金属线的金属电迁移,金属线的电流容量限制取决于横截面，由于线的高度固定，线宽决定了电流容量限制金属电迁移 当电流大于电流容量时，电子流推挤附近的金属颗粒，形成金属的迁移，导致金属线被破坏 在短时间工作后金属线损坏早期损坏率（ infant mortality ） 金属电迁移的解决方法 适当的线宽设计，要求金属线能够容纳可能的最大电流 主要使用于电源/地线(VDD/VSS)，
24、因为一般流过信号线的电路不是很大,金属,金属线的趋肤效应(Skin effect)(1),低频的情况下，绝大多数的金属导体横截面都均匀载有电流。 频率增加时，电流趋向导体的表面。趋肤效应在GHz频率时非常重要,金属线的趋肤效应(Skin effect)(2),趋肤深度在此深度下，电流降为表面电流的1/3 = 33%: 趋肤深度 d = 1/sqrt(p f m s)（f = 信号频率，m = 磁导率，s = 连线电导率）趋肤效应对阻抗的影响 连线低频阻抗 Rdc = 1/ (s wt), w宽度，t厚度 趋肤效应的高频阻抗 Rhf = 1/(s(wt-(w-2d)(t-2d) 1/(2 s d
25、 (w + t) 每单位长度阻抗的计算: Rac = sqrt(Rdc 2 + k Rhf 2) 典型的k = 1.2,d,CMOS器件与工艺,CMOS的概念CMOS制造工艺MOS管的电性能连线CMOS器件的版图设计,版图设计的概念(1),a,out,+,版图设计的概念(2),a,out,+,晶体管,a,out,为什么需要版图设计规则,设计规则是制造厂家规定IC版图设计人员在版图设计中需要遵守的几何规范，是工艺与设计的接口 设计规则是对版图设计的约束，只有满足约束条件的版图才能转化为合格的MASK，否则就有可能在生产中产生问题（成品率、可靠性等） 在取得最佳成品率和确保电路可靠性的前提下，利用
26、这些规则使版图的面积尽可能做到最小设计规则：使设计版图的制造减少缺陷（故障） 制造本身的限制 制造可能形成的缺陷,版图设计规则 (Design Rule),版图的组成元件 器件（MOSFET等晶体管） 连线（含过孔） 设计规则包括宽度(Width)、间距(Spacing)、覆盖(Overhang)、面积、露头和凹口等规则，它们分别给出最小线宽、最小间距、最小覆盖、最小面积、最小露头和最小凹口等数值。 宽度、间距和覆盖规则是其中最基本的规则 同一层的设计规则：主要是宽度、间距 不同层间的设计规则：主要是覆盖、露头 常用两种方法表示最小尺寸数值 目前：是直接用微米数表示最小尺寸 以前：法则表示方法
27、（目前不用了）是一个无量纲的参数，设计规则就是建立以为基础的约束关系。作为版图设计中的标识尺寸是一个待定参数，可以统一代入1um、2um、0.5um等具体单位,宽度规则,宽度规则要求形成器件和连线的扩散区、多晶硅和金属线的宽度不小于设定的各自最小线宽尺寸。这是为了防止尺寸过小的图形在制造过程中容易断裂而造成电路开路而设置的,间距规则,间距规则要求同层图形之间的间距不小于设定的最小间距，这是为了避免由于间距过小，图形在制造过程中发生碰接而造成短路扩散区/扩散区: 2 多晶硅/多晶硅: 2 过孔/过孔 : 2 金属1/金属1 : 3 金属2/金属2: 4 金属3/金属3 : 4,覆盖与露头规则,覆
28、盖与露头规则要求两不同层图形间的覆盖面大小不小于设定的最小覆盖量及其扩展量,露头 覆盖,覆盖规则之对于过孔,过孔 内孔（切口） 外环（体现了“覆盖” ）,示例：设计规则,Summary,CMOS的概念 MOS、NMOS、PMOS、CMOS CMOS制造工艺 工艺步骤示意（以双阱CMOS工艺为例） 工艺详细步骤（以N阱CMOS工艺为例） MOS管的电性能 MOSFET的电流电压关系 线性区、沟道夹断、饱和区，阈值电压 沟道长度调制效益对饱和区电流的影响 MOSFET衬底偏置效应对阈值电压的影响 MOSFET的寄生参数 连线 连线的寄生电容/电阻 连线的金属电迁移、趋肤效应 CMOS器件的版图设计 版图的概念 版图设计规则,
