1、总复习,武汉纺织大学 朱勇 zhudz_,1 数制及其转换,二、八、十六进制转换成十进制。通常采用多项式按权展开法比较简便。 十进制转换成二、八和十六进制。十进制整数部分采用基数除法，对于小数部分则采用基数乘法。 二进制转换成八进制、十六进制。此时应以小数点为界，分别向左、右按n位进行分解 （n分法）。 八进制、十六进制向二进制转换：则可根据上述n分法的逆运算求解。,例：数制转换,原码、反码和补码,例：机器码,在一个6位数值系统中， 的原码是（ ），反码是（ ），补码是（ ）； 的原码是（ ），反码是（ ），补码是（ ）。 【解】,2 逻辑代数基础,逻辑代数公理逻辑代数定理逻辑代数规则 反演
2、规则 对偶函数,卡诺图,相邻关系：几何相邻；相对相邻。卡诺图法化简逻辑函数的基本步骤。,例：卡诺图化简,试用卡诺图法将下列函数化简为最简与或式。因此，可得,3 组合逻辑,组合逻辑分析步骤： 根据给定的逻辑电路，写出逻辑函数表达式。 表达式变换及化简。化简方法通常利用代数法或卡诺图法。 根据表达式列出真值表。真值表详尽地给出了电路输入、输出取值关系，它直观地描述了电路的逻辑功能。 指出逻辑功能及评述。,组合逻辑,组合逻辑电路的设计是分析的逆过程，步骤进行： 分析设计要求，把用文字描述的设计要求抽象成输出变量与输入变量的逻辑关系。 根据分析出的逻辑关系，通过真值表或其它方式列出逻辑函数表达式。 根
3、据所选择的门的类型，变换并化简逻辑表达式。 画出逻辑电路图或电路原理图， 按照工程实际要求，对所设计的电路进行综合评价。,例：组合逻辑分析,分析如图（a）所示的逻辑电路。解： 根据给出的逻辑电路图可写出输出函数表达式,例：组合逻辑分析（续）,用代数法对输出函数化简，得根据化简后的表达式列出真值表 由真值表看出，若将A、B分别看作一位二进制数， 则S是A、B相加的“和”，C是相加产生的“进位”。该电路通常称为半加器（Half Adder），其逻辑符 号。如图（b）所示。,例：组合逻辑设计,设A、B、C、D是4位二进制数，试设计判断电路，判断： （1）它们中间没有1； （2）它们中间有两个1； （
4、3）它们中间有奇数个1。 分析：由题可知，该电路有四个输入端和三个输出端F1、F2、F3。 解：列真值表,例：组合逻辑设计（续）,由真值表写出逻辑函数式，并用代数法进行简化。,例：组合逻辑设计（续）,画逻辑图另：血型配对,组合逻辑构件,译码器（ 74LS139、74LS138 ） 多路选择器（ 74LS153、74LS151 ） 实现组合逻辑函数 比较器（ 74LS85 ）,构件级联,用两个3-8译码器组成4-16译码器。,4 同步时序逻辑,触发器具有两个输出端，在稳态时两个输出端状态分别为Q和/Q。时序电路现态用Qn表示，加上输入信号后将要达到的状态称为次态，用Qn+1表示。,RS触发器,D
5、触发器,Qn+1 D,JK触发器,例：触发器,试画出各触发器Q端在初态为0及1两种条件下的波形。,例：触发器（续）,解：,同步时序逻辑逻辑描述方法,特性函数就是次态Qn+1的逻辑表达式，也称为次态函数。 激励表又称驱动表。它表明触发器由现态转换到次态，对其输入状态的要求。 状态图是状态转换图的简称。它用圆圈和箭头表示时序逻辑状态及其转换关系。 状态表是状态转换表的简称。状态表和状态图在表示时序电路逻辑的实质是一样的，只是形式不同。 波形图即是按照时间的变化，画出反映时钟脉冲、输入信号、触发器状态之间对应关系的波形。,状态表和状态图,已知状态图，作出相应的状态表。,时序逻辑分析,根据给定逻辑图给
6、出激励表并写出每个触发器的激励函数，即写出触发器输入信号的逻辑函数表达式。 将各触发器的激励函数代入各自的特性函数中，求得次态函数。 写出给定逻辑图的输出函数。 求出cp作用下的给定逻辑图的状态转换图（状态转换表或波形图）；说明功能。,例：时序逻辑分析,图示逻辑电路是一个三位扭环计数器，试找出它的计数规律，并说明该电路是否具有从无效状态到有效状态转换的能力。,例：时序逻辑分析（续）,例：时序逻辑分析（续）,时序逻辑设计,分析设计要求，建立原始状态图和状态表。 进行状态化简。以便消去多余状态，得到最小化状态表。 进行合理的状态编码。也就是将用数字或者符号表示的状态，给予合理的二进制编码。 选择存
7、储器件，并求出激励函数和输出函数。 画出逻辑图。,例：蕴涵表法,化简原始状态表。,例：蕴涵表法（续）,例：蕴涵表法（续）,例：时序逻辑设计,例：用D触发器设计二进制加1计数器。当x=1时，电路状态不变；x=0时，加1计数。,例：时序逻辑设计（续）,例：时序逻辑设计（续）,同步计数器74LS163,74LS163波形图,0-10计数（清零）,5-15计数（置数）,8 编程逻辑,PLD（可编程逻辑器件）属于半用户定制产品。,ROM阵列结构示意图,例：ROM实现,用ROM实现4位二进制码到格雷码的转换。,例：ROM实现（续）,例：ROM实现（续）,例：PLA实现,化简,例：PLA实现（续）,PLD结
8、构,ROM 固定与阵列（最小项）、可编程或阵列；真值表 PLA 可编程与阵列（乘积项）、可编程或阵列；化简 PAL、GAL 可编程与阵列（乘积项）、固定或阵列；OLMC CPLD构架（ ispMACH 4000 ） GLB、与逻辑阵列、宏单元；基于乘积项技术、Flash工艺 FPGA构架（ FLEX 10K ） EAB、LAB、LE（LUT）；基于查找表技术、SRAM工艺,VHDL基本结构,实体（Entity）声明 结构体（Architecture）,VHDL语法,数据类型 逻辑运算 关系运算 算术运算 赋值 语句 进程 组件、过程、函数,例1：VHDL,例2：VHDL,例3：状态机设计,例3：状态机设计（续）,逻辑设计流程（ Quartus II ）,新建项目 新建设计文件 设计输入 编译、引脚配置 仿真 下载,
