1、CIC CONFIDENTIAL - 2018/5/3 - P.1,下線申請相關注意事項,晶片實作技術課2010/5/10,CIC CONFIDENTIAL - 2018/5/3 - P.2,Outline,各製程相關注意事項TN90RF . Page 3U90 . Page 4T18 . Page 5MEMS18 . Page 8D35 . Page 10MEMS35 . Page 11BioMEMS35 . Page 12SiGe35 Page 13P15 . Page 14下線申請事前注意事項加入會員 . Page 15教育性申請修課學生點名單範例 . Page 1698年度晶片製作申請
2、無法受理與下線原因 . Page 17其他注意事項 . Page 21,CIC CONFIDENTIAL - 2018/5/3 - P.3,TN90RF注意事項,TN90RF提供為1P9M之銅製程，屬於標準製程。晶片必須加上corner和seal ring保護晶片，防止切割造成損傷，並已提供L-mark sample gds檔案( N90SR_3XTM_L-mark_UTM_20080402.gds.tar.gz )，請依照layout大小，自行調整seal ring的長寬。因TSMC標準生產流程規定，故需符合metal/poly/OD density，已提供dummy generation
3、utility輔助填補density。density過高或不足可能造成申請案件不被受理。TSMC的DRC標準以最新版之design rule為準，故TN90製程以T-N90-LO-DR-001為最高標準（版本以CIC公佈之最新版本Ver 2.2為標準），日後若有爭議將以T-N90-LO-DR-001作為判斷標準。由於在深次微米以下製程開始使用STI技術，因此WELL PROXIMITY EFFECT(WPE) 開始影響元件特性（如Vt），故電路佈局時需相該效應列入考量。(T-N90-LO-DR-001 Ver 2.2 P292)LOD(LENGTH OF THE OD REGION)效應開始顯
4、著影響電流，建議在電路設計當下將SA、SB列入模擬參數，避免日後Post-Simulation結果與事先設計結果差異甚大。(T-N90-LO-DR-001 Ver 2.2 P295)本製程之PAD製作流程採用WB1(T-N90-LO-DR-001 Ver 2.2 P218)，PAD layout畫法，可參考P222、P224。CIC於TN90RF製程之下線服務中,並不提供Standard Cell Library與Standard I/O Library.若申請者在在數位或混合訊號電路設計上有使用相關Library的需求,請申請者使用UN90或T18製程,並搭配申請相關之Library.,如有
5、TSMC 90nm CMOS 製程技術相關問題，請洽詢製程負責工程師 : 柯鈞琳 先生，E-mail : clkocic.org.tw，電話：03-5773693 ext.217,CIC CONFIDENTIAL - 2018/5/3 - P.4,U90製程注意事項,由於“UMC 90nm Logic & Mixed-Mode 1P9M Low-K Process”之DRC技術檔案，包含許多特定項目的驗證，以下就檔案個別屬性作簡短解釋與說明：(檔案版本僅以CIC網頁上所提供為主)1. “G-DF-GENERATION13_BEYOND-DIFFUSION_POLY1_DUMMY-Calibre
6、-DRC-2.9-P1” 此檔案的驗證條件為其佈局設計裡有規劃及繪製Dummy Poly, Dummy Diffusion之時。2. “G-DF-GENERATION90N-1P9M2T1F-BOAC-Calibre-drc-2.3-P1” 此檔案的驗證條件為其佈局設計裡有涉及規劃與繪製相關Bonding Pad之時。3. “G-DF-GENERATION90N-1p9m-ESD-calibre-drc-2.3_P1” 此檔案的驗證條件為其佈局設計裡有涉及相關ESD電路規劃和繪製之時。4. “G-DF-GENERATION90N-METAL-DUMMY_SLOT-1P9M2T1F-Calibr
7、e-drc-1.4-p1” 此檔案的驗證條件為其佈局設計裡有規劃及繪製Dummy Metal, Metal Slot之時。5. “G-DF-LOGIC_MIXED_MODE90N-1P9M2T1F-Calibre-drc-1.9-p2” 此檔案為DRC主要驗證檔，請於下線前務必通過佈局規範檢驗；目前除Density Errors外其餘規則皆須遵守。6. “G-DF-GENERATION90N-LATCH_UP-1P9M-CALIBRE-DRC-1.1_P1” 此檔案的驗證條件為其佈局設計裡有違反Latch-Up電性規範之時。7. “umc_ant_L90N_1P9M_calibre_V9” 此
8、檔案為Antenna Rule Checking所用。 CIC會使用以上七種驗證檔進行驗證，請設計者確實執行全部DRC驗證檔(項目17)並修正相關DRC錯誤，以增加晶片良率並確保晶片能正常動作。請勿自行合理化DRC錯誤，如有問題請與製程工程師討論。 有打線需求之申請案請注意，請在佈局左下角Corner處利用Top Metal圖層畫上Mark Pattern(建議Mark Pattern樣式為線寬10um之”十”字)，以便封裝廠辨識晶片方向。,如有UMC 90nm CMOS 製程技術相關問題，請洽詢製程負責工程師：陳益誠先生， E-mail : ycchencic.org.tw，電話：03-57
9、73693 ext.201,CIC CONFIDENTIAL - 2018/5/3 - P.5,T18製程注意事項(1/3),1.學生以Hierarchical的方式並無法檢查出佈局中的AM.W.1.M5錯誤!2.一般驗証時可以Hierarchical進行驗証，由於CIC只接受Flat方式的驗証結果，故繳交佈局檔時請以Flat方式進行最後驗証!3. 請務必確認有無違反 Antenna Rule。,如有TSMC 0.18m CMOS 製程技術相關問題，請洽詢製程負責工程師: 林貝儒先生 ，E-mail : pjlincic.org.tw ，電話：03-5773693 ext.190,CIC CO
10、NFIDENTIAL - 2018/5/3 - P.6,T18製程注意事項(2/3),4. T18製程使用Cell-Based Flow之設計案，如需CIC進行Replace動作，一律由CIC代填Dummy Pattern，填補的Dummy Pattern將包含OD/Poly/Metal 16 Dummy，以符合OD/Poly/Metal Density Rules。5. T18製程使用Mixed-Signal Flow之設計案，其內部Full-Custom Flow區域必須由設計者自行填補Dummy Pattern，並於外框自行加上Layer 150 Datatype 16、20、21的Bl
11、ock Layer，共8層Layer，以避免使用填補程式後，重覆填補Dummy Pattern於Full-Custom Flow區域內而影響電路特性。而Cell-Based Flow區域需Replace者，則一律由CIC代填OD/Poly/Metal Dummy；不需Replace者則全由設計者自行填補。以上填補Dummy Pattern 文件可參考CIC Document :CIC-CIS-2009-MA40_P。6. 打線圖的晶片Layout請使用Cadence Virtuoso或SpringSoft Laker等Layout Editor開啟的Layout來標示打線，勿以Cadence
12、SOC Encounter或Synopsys IC Compiler等APR Tool開啟的Layout，如此封裝廠商才能依據Layout IO Pad打線頭的真正位置實施打線作業。,如有TSMC 0.18m CMOS 製程技術相關問題，請洽詢製程負責工程師: 林貝儒先生 ，E-mail : pjlincic.org.tw ，電話：03-5773693 ext.190,CIC CONFIDENTIAL - 2018/5/3 - P.7,T18製程注意事項(3/3),7. 由T18-99B開始，使用0.18um Cell-Based Design Kit 3.1 (TSMC/ARM)，需下載CB
13、DK_TSMC018_Arm_v3.1.tar.gz ，內含新版本ESD I/O PAD，並採用CUP(Circuit Under Pad)的排列方式，所有PAD開窗位置皆在ESD電路上，可大量減少佈局面積。8.新的IO PAD在使用上，每一組power domain至少需一個PVDD2POC的電源PAD，此PAD有啟動控制I/O電源功能，否則PAD都無法動作。,晶片實際下線後，左下角將出現CIC辯識層，以利打線。,CIC CONFIDENTIAL - 2018/5/3 - P.8,MEMS18製程注意事項(1/2),圖一 CMOS MEMS電感元件 圖二 微懸臂樑結構定義與製作 CIC 0.
14、18m CMOS MEMS的製程需與TSMC 0.18um CMOS MS/RF 製程結合，欲使用 CIC 0.18m CMOS MEMS之教授只需於製程申請時勾選TSMC 0.18um CMOS MS/RF。CIC 0.18m CMOS MEMS的製程設計環境包含了高Q值的微機電去基材電感元件的量測結果及萃取模型，MEMS製程佈局定義檢查規則(DRC)，Technology File，與CoventorWare製程模型描述等資料。圖一與圖二所示為利用後製程所完成之去基材電感及懸臂結構。請到 CIC網頁 製程服務 技術資料 TSMC 0.18um CMOS MS/RF 技術檔案及技術文件分別下
15、載MEMS Design Kit及MEMS User Handbook，MEMS製程資料更新為V2.2.2。為方便晶片封裝及量測，使用CIC MEMS製程的申請案可取得8顆清除保護光阻的晶片以及其餘未清除保護光阻的晶片，需要此項服務的申請者請於線上申請書的“製程特殊選項”中勾選。,CIC CONFIDENTIAL - 2018/5/3 - P.9,MEMS18製程注意事項(2/2),將原有的Layout更換製程檔案之參考方式 For Virtuoso : CDS Tools Technology File Manager Technology File Tool BOX Load Enter
16、New Technology File Select All Classes Select Applied Library OK Technology File Tool BOX Save。 For Laker : Laker Library Technology File Replace Select Applied Library Enter Technology File Name OK。,如有TSMC 0.18m CMOS MEMS製程技術相關問題，請洽詢製程負責工程師:洪英瑞先生 ，E-mail : yjhungcic.org.tw，電話：03-5773693 ext.220,CIC
17、 CONFIDENTIAL - 2018/5/3 - P.10,D35製程注意事項,請各位D35製程申請者在下線前詳細閱讀” D35常見不受理原因列表”文件，請至CIC首頁製程服務技術文件(需老師帳號密碼)Application Note下載。請在下線前詳細檢查是否有使用跟TSMC I/O Library相同的Cells，不可違反的Cell Name列表請參考Design Rule文件(T035MMDR001)Page12。CIC於97年8月26日起，更新TSMC 0.35 UM Mixed-Signal 2P4M Polycide 3.3/5V製程PDK，版本由現今2.6升級至2.7A，PD
18、K-2.6製程資料及文件將不再提供，所需驗證資料，請使用PDK-2.7A所提供檔案。D35下線將使用PDK-2.7A版本，勿使用錯誤版本，影響下線權益。請務必確認有無違反 Antenna Rule。,如有TSMC 0.35m CMOS 製程技術相關問題請洽詢製程負責工程師:戴毓廷小姐 ，E-mail : yttaicic.org.tw ，電話：03-5773693 ext.172,CIC CONFIDENTIAL - 2018/5/3 - P.11,MEMS35製程注意事項,請各位MEMS35製程申請者在下線前，先行至下列CIC網頁位置下載技術文件及技術檔案： 1. 技術文件 請至CIC首頁製
19、程服務技術資料(需老師帳號密碼) 選擇“TSMC 0.35 UM Mixed-Signal 2P4M Polycide 3.3/5V”製程下載技術文件-T035MSHB002(CMOS-MEMS USER HANDBOOK)，詳細閱讀”CIC User Handbook-0.35m CMOS MEMS-v3.pdf ” 文件。2. DRC驗證檔 請至CIC首頁製程服務技術資料(需老師帳號密碼) 選擇“TSMC 0.35 UM Mixed-Signal 2P4M Polycide 3.3/5V”製程下載技術檔案-T035MSDK002(TSMC 0.35UM MEMS DESIGN KIT )，
20、使用”MEMS-CM35P_5V_4M.24b” DRC驗證檔進行驗證。(PS：“MEMS-CM35P_5V_4M.24b”為目前新版之DRC驗證檔，如有更新將另行公告。)3. LVS驗證檔 請至CIC首頁製程服務技術資料(需老師帳號密碼) 選擇“TSMC 0.35 UM Mixed-Signal 2P4M Polycide 3.3/5V”製程下載技術檔案-T035MMSP002K1 (TSMC 0.35UM MIXED SIGNAL 2P4M Polycide 3.3/5V PDK Library)，使用”calibre.lvs” LVS驗證檔進行驗證。(PS：“calibre.lvs”為目
21、前新版之LVS驗證檔，如有更新將另行公告。)請在下線前詳細檢查是否有使用跟TSMC I/O Library相同的Cells，不可違反的Cell Name列表請參考Design Rule文件(T035MMDR001)Page12。為方便晶片封裝及量測，使用CIC MEMS製程的申請案可取得8顆清除保護光阻的晶片以及其餘未清除保護光阻的晶片，需要此項服務的申請者請於線上申請書的“製程特殊選項”中勾選。,如有0.35m CMOS MEMS製程技術相關問題，請洽詢製程負責工程師:施建富先生，E-mail : jfshihcic.org.tw ，電話：03-5773693 ext.239,CIC CON
22、FIDENTIAL - 2018/5/3 - P.12,BioMEMS35製程注意事項,請各位BioMEMS35製程申請者在下線前，先行至下列CIC網頁位置下載技術文件及技術檔案：(最新修訂日期為99/3/31，請確實注意文件版次是否正確) 。1. 技術文件 請至CIC首頁製程服務技術資料(需老師帳號密碼) 選擇“TSMC 0.35 UM Mixed-Signal 2P4M Polycide 3.3/5V”製程下載技術文件- T035BIHB001 v2.0。2. DRC驗證檔 請至CIC首頁製程服務技術資料(需老師帳號密碼) 選擇“TSMC 0.35 UM Mixed-Signal 2P4M
23、 Polycide 3.3/5V”製程下載技術檔案- T035BIDK001 v1.3。請在下線前詳細檢查是否有使用跟TSMC I/O Library相同的Cells，不可違反的Cell Name列表請參考Design Rule文件(T035MMDR001)Page12。為方便晶片封裝及量測，使用CIC BioMEMS製程的申請案可取得8顆清除保護光阻的晶片以及其餘未清除保護光阻的晶片，需要此項服務的申請者請於線上申請書的“製程特殊選項”中勾選。此製程與D35與MEMS35製程使用同一平台上建構，在此須同時遵守上述兩者製程之注意事項,如有0.35m CMOS BioMEMS製程技術相關問題，請
24、洽詢:廖信豪 先生，Tel:(06)2087971#216 ，E-Mail:shliaocic.org.tw,CIC CONFIDENTIAL - 2018/5/3 - P.13,SiGe35製程注意事項,SiG35 DRC 驗證將不再允許Metal Density Error (M1, M2, M3, POLY)。請務必確認有無違反 Antenna Rule。,如有SiGe-35製程技術相關問題，請洽詢製程負責工程師:陳益誠先生 ，E-mail : ycchencic.org.tw ，電話：03-5773693 ext.201,CIC CONFIDENTIAL - 2018/5/3 - P.
25、14,P15製程注意事項,由於WIN 0.15um PHEMT製程，原廠僅提供Diva DRC驗證檔案，且CIC亦於2007年第四季再度提供Diva驗證，因此97年度開始將僅接受Diva DRC之驗證結果。Diva DRC驗證方式及DRC可允許錯誤，可參考WIN 0.15um PHEMT佈局驗證使用手冊。CIC首頁-製程服務-技術資料-Application Note檔案名稱：CIC-CIS-2008-MA33_P_v2.0,如有P15製程技術相關問題，請洽詢製程負責工程師: 陳益誠先生 ，E-mail : ycchencic.org.tw ，電話：03-5773693 ext.201,CIC
26、 CONFIDENTIAL - 2018/5/3 - P.15,加入會員,申請者在申請晶片製作之前，教授/學生均須完成加入會員與製程資料申請及授權。 加入會員網址：http:/www.cic.org.tw/cic_v13/main.jsp /系統登入教授若欲更改基本資料,亦需由此登入方能修改。若修改服務單位或個人姓名異動，須重新申請製程權限,CIC CONFIDENTIAL - 2018/5/3 - P.16,教育性申請修課學生點名單範例,CIC CONFIDENTIAL - 2018/5/3 - P.17,98年度晶片製作申請無法受理與下線原因(1/4),教育性申請課程已在其他梯次申請過,無
27、法再接受申請CIC提供可下線面積已用罄D GradeDOC與GDS檔全部毀損DRC ErrorIO Pad rename, 以致無法替換IO PadLVS Error(Source and layout refer to the same data)LVS檔損毀metal density 不足PAD命名與TSMC衝突PAD長寬長度過小且未開窗,無法打線RLS並非開在電感的位置，線圈結構恐無法releaseTRF未列設計者及教授姓名TRF非申請所屬TRF資訊填寫不足(使用到舊版本)缺測試考量專題報告內容繳交錯誤掛名設計者已畢業,CIC CONFIDENTIAL - 2018/5/3 - P.18
28、,98年度晶片製作申請無法受理與下線原因(2/4),未上傳GDS檔未上傳TRF未上傳設計內容檔案未出席審查會未回覆委員建議未附打線圖未附點名單未做post-simulation。未做晶片檢查未做線上填表申請未繳交管理報表用錯DRC file申請文件未蓋系所章申請者在CIC的會員身份未被教師認證申請表未勾選使用CIC後製程但GDS File卻有RLS層教育性申請案需二名以上修同一門課之設計者教育性申請學生其中一名未修此課程教師所屬有3篇以上測試報告未繳,CIC CONFIDENTIAL - 2018/5/3 - P.19,98年度晶片製作申請無法受理與下線原因(3/4),申請書內容無驗證結果申請
29、學生不在同一學年同一開課班同一學生不能重覆申請教育性晶片製作回覆委員建議內容草率自請取消佈局檔有2個相同電路佈局佈局檔有多個電路佈局佈局檔佈局與申請書佈局平面圖不符佈局檔無電路佈局系統無此上傳編號取得錯誤的上傳目錄研究內容紙本與申請專題名稱不符研究內容無參考文獻研究內容檔案毀損面積超過教育性限制缺設計流程報告書上並未分析模擬報告書上解釋沒有電路部分，但實際layout中有發現疑似感測電路,CIC CONFIDENTIAL - 2018/5/3 - P.20,98年度晶片製作申請無法受理與下線原因(4/4),教師無製程使用權限教授未繳交管理報表設計者測試報告未繳智財書未蓋系所章智財書立書人填寫錯
30、誤智財書專題名稱與申請不符替換I/O後發生DRC Errors無LVS檔無上傳drc summary檔案無規格列表無電路詳圖超過測試元件面積限制學生未被授權使用製程檔案上傳未完整點名單無教師與課務組簽章點名單與申請課程不符,CIC CONFIDENTIAL - 2018/5/3 - P.21,其他注意事項,1.若在CIC RF Testkey Library中已有資料，將不接受申請製作，查詢方式：CIC Web Site = 製程服務 = 技術資料 = 測試元件提醒 I/O Library、Cell-Based以及MEMS製程的使用者:(1)若您有使用I/O Library或 Cell Lib
31、rary ，請務必在晶片製作申請表上做正確的勾選。(2)I/O Library 所指的是晶片送至CIC後，由CIC做合成的I/O Library ，並非同學自行設計、透過其他管道所取得的Cell Library或是裸PAD。(3)Cell Library 所指的是晶片送至CIC後，由CIC做合成的Cell Library (使用Cell- Based Flow)，並非同學自行設計或是由其他管道所取得的Cell Library。(4)MEMS製程指的是利用CIC提供的後製程（由RLS光罩定義）。若無利用CIC提供之後製程則不必勾選。3.使用CIC所提供之cell-library者(I/O pad除外)，晶片申請案不論面積大小均要參加複審會。4.由於0.18um以後的製程在晶片製作上需考慮到金屬(Metal density)的問題, 故會在每一層金屬上加上假金屬(Dummy metal)，致使同學的設計成品無法顯現電路圖形，造成打線時方向腳位無法辨識，故請同學們在繳交打線圖時特別注意，且佈局填加適當Top Metal辯識層，以使封裝廠能正確地找到實際腳位。,
