1、PCB 设计挑战和建议 作为 PC、服务器和消费电子产品中重要的硬盘驱动器接口，串行 ATA(SATA)发展迅猛并日益盛行。随着基于磁盘的存储在所有电子市场领域中变得越来越重要，系统设计工程师需要知道采用第一代 SATA(1.5Gbps)和第二代 SATA(3.0Gbps)协议的产品设计中的独特挑战。此外，系统设计工程师还需要了解新的 SATA 特性，以使其用途更广，功能更强，而不仅仅是简单地代替并行 ATA。充分利用这些新特性并克服设计中存在的障碍，对成功推出采用 SATA 接口的产品非常关键。 日趋复杂的 PCB 布局布线设计对保证高速信号( 如 SATA)的正常工作至关重要。由于第一代和
2、第二代 SATA 的速度分别高达 1.5Gbps 和 3.0Gbps，因此铜箔蚀刻线布局的微小改动都会对电路性能造成很大的影响。SATA 信号的上升时间约为 100ps，如此快的上升时间，再加上有限的电信号传输速度，所以即使很短的走线也必须当成传输线来对待，因为这些走线上有很大部分的上升(或下降)电压。 高频效应处理不好，将会导致 PCB 无法工作或者工作起来时好时坏。为保证采用 FR4 PCB 板的 SATA 设计正常工作，必须遵守下面列出的 FR4 PCB 布局布线规则。这些规则可分为两大类：设计使用差分信号和避免阻抗不匹配。高速差分信号设计规则包括： 1. SATA 是高速差分信号，一个
3、 SATA 连接包含一个发送信号对和一个接收信号对，这些差分信号的走线长度差别应小于 5mil。使差分对的走线长度保持一致非常重要，不匹配的走线长度会减小信令之间的差值，增加误码率，而且还会产生共模噪声，从而增加 EMI 辐射。差分信号线对应该在电路板表层并排走线(微带线) ，如果差分信号线对必须在不同的层走线，那么过孔两侧的走线长度必须保持一致。 2. 差分信号线对的走线不能太靠近，建议走线间距是走线相对于参考平面高度的 6 至 10 倍(最好是 10 倍)。 3. 为减少 EMI，差分对的走线间距不要超过 150mil。 4. SATA 差分对的差分阻抗必须为 100 欧姆。 5. 为减少
4、串扰，同一层其它信号与差分信号线对之间的间距至少为走线相对于参考平面高度的 10 至 15 倍。 6. 在千兆位传输速度的差分信号上不要使用测试点。 避免阻抗不匹配的设计规则包括： 1. 注意避免不正确的走线宽度和走线相对于参考平面的高度，走线宽度和走线相对于参考平面的高度决定走线阻抗。 2. 保持完整的参考平面。在高速信号走线两侧，走线相对于参考平面高度10 倍距离范围内，参考平面不应被切断或有挖空的区域。 3. 采用宽度过窄以致无法可靠蚀刻的走线，经常会导致走线的宽度或高度发生变化，从而产生问题。最小的走线宽度和走线相对于参考平面的高度应为 4mil。 4. 采用 0402 封装的 10n
5、F 电容，尽量减少走线宽度与电容焊盘宽度的差别。 5. 尽可能在同一层走线，如果一定要改变走线层，则必须保证走线层改变后仍有合适的回流路径。 标题：高速 USB20 设备的 PCB 板设计2009-07-11 20:16:56高速 USB20 设备的 PCB 板设计 通用串行总线(Universal Serial Bus)从诞生发展到今天，USB 协议已从 11 过渡到 2O ，作为其重要指标的设备传输速度，从 15 Mbps；的低速和 12 Mbps 的全速，提高到如今的 480 Mbps 的高速。USB 接口以其速度快、功耗低、支持即插即用、使用安装方便等优点得到了广泛的应用。目前，市场上
6、以 USB20 为接口的产品越来越多，绘制满足 USB20 协议高速数据传输要求的 PCB 板对产品的性能、可靠性起着极为重要的作用，并能带来明显的经济效益。USB20 接口是目前许多高速数据传输设备的首选接口，实践表明：在高速 USB 主、从设备的研发过程中，正确设计 PCB 板能充分发挥 USB2O 高速性能。但是，若 PCB 板设计不当，则传输速率可能根本达不到预期目的，甚至会导致高速 USB20 设备只能工作在全速状态。下面介绍 USB20 设备高速数据传输 PCB 板设计。 1 USB20 接口差分信号线设计USB20 协议定义由两根差分信号线(D+、D-)传输高速数字信号，最高的传
7、输速率为 480 Mbps。差分信号线上的差分电压为 400 mV，差分阻抗(Zdiff)为 90(1O1) 。在设计 PCB 板时，控制差分信号线的差分阻抗对高速数字信号的完整性是非常重要的，因为差分阻抗影响差分信号的眼图、信号带宽、信号抖动和信号线上的干扰电压。差分线 2D 模型如图 1 所示。差分线由两根平行绘制在 PCB 板表层(顶层或底层 )发生边缘耦合效应的微带线(Microstrip) 组成的，其阻抗由两根微带线的阻抗及其和决定，而微带线的阻抗(Zo)由微带线线宽(W)、微带线走线的铜皮厚度 (T)、微带线到最近参考平面的距离(H)以及 PCB 板材料的介电常数(Er)决定，其计
8、算公式为：Zo=87/sqrt(Er+141)ln598H/(08W+T)。影响差分线阻抗的主要参数为微带线阻抗和两根微带线的线间距(S) 。当两根微带线的线间距增加时，差分线的耦合效应减弱，差分阻抗增大；线间距减少时，差分线的耦合效应增强，差分阻抗减小。差分线阻抗的计算公式为：Zdiff=2Zo（1-0.48exp(-0.96S/H)。微带线和差分线的计算公式在 O1WH20 以及 02SH30 的情况下成立。为了获得比较理想的信号质量和传输特性，高速 USB20 设备要求 PCB 板的叠层数至少为 4 层，可以选择的叠层方案为：顶层(信号层) 、地层、电源层和底层(信号层)。不推荐在中间层
9、走信号线，以免分割地层和电源层的完整性。普通 PCB 板的板厚为 16 mm，信号层上的差分线到最近参考平面的距离 H 大约为11mil，走线的铜皮厚度 T 大约为 O65mil ，填充材料一般为 FR-4，介电常数 Er 为 42。在 H、 T 和Er 已确定的条件下，由差分线 2D 阻抗模型以及微带线和差分线阻抗计算公式可以得到合适的线宽 W 和线间距 S。当 W=16mil，S=7mil 时，Zdiff=87。但通过上述公式来推导合适的走线尺寸的计算过程比较复杂，借助 PCB 阻抗控制设计软件 Polar 可以很方便的得到合适的结果，由 Polar 可以得到当W=11mil，S=5mil
10、 时，Zdiff=92.2。在绘制 USB2O 设备接口差分线时，应注意以下几点要求：在元件布局时，应将 USB2O 芯片放置在离地层最近的信号层，并尽量靠近 USB 插座，缩短差分线走线距离。差分线上不应加磁珠或者电容等滤波措施，否则会严重影响差分线的阻抗。如果 USB2O 接口芯片需串联端电阻或者 D+线接上拉电阻时务必将这些电阻尽可能的靠近芯片放置。将 USB2O 差分信号线布在离地层最近的信号层。在绘制 PCB 板上其他信号线之前，应完成 USB20 差分线和其他差分线的布线。保持 USB2O 差分线下端地层完整性，如果分割差分线下端的地层，会造成差分线阻抗的不连续性，并会增加外部噪声
11、对差分线的影响。在 USB20 差分线的布线过程中，应避免在差分线上放置过孔(via)，过孔会造成差分线阻抗失调。如果必须要通过放置过孔才能完成差分线的布线，那么应尽量使用小尺寸的过孔，并保持 USB20 差分线在一个信号层上。保证差分线的线间距在走线过程中的一致性，使用 Cadence 绘图时可以用 shove 保证，但在使用 Protel 绘图时要特别注意。如果在走线过程中差分线的间距发生改变，会造成差分线阻抗的不连续性。在绘制差分线的过程中，使用 45弯角或圆弧弯角来代替 90弯角，并尽量在差分线周围的 150 mil 范围内不要走其他的信号线，特别是边沿比较陡峭的数字信号线更加要注意其
12、走线不能影响 USB 差分线。差分线要尽量等长，如果两根线长度相差较大时，可以绘制蛇行线增加短线长度。2 USB2.0 总线接口端电源线和地线设计USB 接口有 5 个端点，分别为： USB 电源(VBUS) 、D- 、D+、信号地(GND)和保护地(SHIELD)。上面已经介绍过如何设计 D+、D-差分信号了，正确设计 USB 总线电源、信号地和保护地对 USB 系统的正常工作也是同样重要的。USB 电源线电压为 5 V，提供的最大电流为 500mA，应将电源线布置在靠近电源层的信号层上，而不是布置在与 USB 差分线所在的相同层上，线宽应在 30 mil 以上，以减少它对差分信号线的干扰。
13、现在很多厂家的 USB 从控制芯片工作电压为 33 V，当其工作在总线供电模式时，需要 335 V 的电源转换芯片，电源转换芯片的输出端应尽量靠近 USB 芯片的电压输入端，并且电源转换芯片的输入和输出端都应加大容量电容并联小容量电容进行滤波。当 USB 从控制芯片工作在自供电的模式时，USB 电源线可以串联一个大电阻接到地。USB 接口的信号地应与 PCB 板上的信号地接触良好，保护地可以放置在 PCB 板的任何一层上，它和信号地分割开，两个地之间可以用一个大电阻并联一个耐压值较高的电容，如图 2 所示。保护地和信号地之间的间距不应小于 25mil，以减少两个地之间的边缘耦合作用。保护地不要
14、大面积覆铜，一根 100mli 宽度的铜箔线就已能满足保护地的功能需要了。在绘制 USB 电源线、信号地和保护地时，应注意以下几点：USB 插座的 1、2、3、4 脚应在信号地的包围范围内，而不是在保护地的包围范围内。USB 差分信号线和其他信号线在走线的时候不应与保护地层出现交叠。电源层和信号地层在覆铜的时候要注意不应与保护地层出现交叠。电源层要比信号地层内缩 20D，D 为电源层与信号地层之间的距离。如果差分线所在层的信号地需要大面积覆铜，注意信号地与差分线之间要保证 35 mil 以上的间距，以免覆铜后降低分线的阻抗。在其他信号层可以放置一些具有信号地属性的过孔，增加信号地的连接性，缩短
15、信号电流回流路径。在 USB 总线的电源线和 PCB 板的电源线上，可以加磁珠增加电源的抗干扰能力。3 USB20 其他信号的拓扑结构设计USB2O 提供高达 480 Mbps 的传输速率，因此芯片需要外接一个较高频率的晶振，例如 Cypress公司的 CY7C68013 需要外接 1 个 24 MHz 的晶振。晶振应尽量靠近 USB 芯片的时钟输入脚，时钟线不能跨越 USB20 的差分线，晶振下不要布置任何信号线，并且在时钟线周围应覆有完整的信号地，以降低时钟线对其他信号线的干扰，特别是对差分线的干扰。在绘制 USB 芯片与其他芯片相连的数据线时，应保证线间距不小于 8mil。结语按 EMC、EMI 原理和信号完整性要求设计的 USB20 设备 PCB 板，传输速率可以达到 300 Mbps以上。高速数字信号传输 PCB 板设计是一个比较复杂的领域，对设计人员的要求比较高，设计周期也比较长。
