1、SQ 所谓的时序仿真功能事实上是在一个测量和套用公式的过程。（想起 allen 版主的一句话：会用软件不代表什么，理解软件的工作原理才是正道-软件中计算的理论基础）5 r) F n k- 5 S$ lbuffer delay 是和 load 情况密切相关的，这里看到的是一个 50ohm 的测试负载，这仅仅是一个例子，不同的芯片其测试条件一般是不同的许多人误认为 Tco 就是 buffer delay，这种理解是极其错误的。: 4 e; B- ?* U a3 n6 j( o/ / J# n% % : |+ H K2 d1 v U; g* p/ g2 s4 f0 A9 H5 X8 k! a* ZC
2、ref 在芯片设计中也有其自身的指导意义。就是外围将要驱动的最大负载，从而在芯片内时序优化提供参考依据。但是很多国内芯片设计公司的外围约束基本来源于工程师的经验值，而没有考虑真实的 pcb 板的应用情况。因为芯片工程师很少有板极布局布线概念，更鲜有作信号完整性仿真，来给他选择合适 drive bufer 提供依据。这个是国产芯片现状。4 : l: f7 : G7 q1 至于国外的芯片，怎样来设这些参考值，就不太清楚了。但我觉得应该有一个很完善的流程，会有 SI 工程师，通晓板极和芯片布局 2 方面知识进行协调和仿真，从而做出兼容性最强的芯片。需要一个独立的 SI 部门来做这件事情。聊过了 bu
3、ffer delay，同时也明白了 buffer delay 会随着 load 情况的变化而变化。而我们实际关心的应该是 test load 情况下的 buffer delay，他将作为我们时序分析的参考基准，其重要性可想而知。! A3 L: P2 u! U$ W, U$ OTco 的提出是基于 test load 的测试结果，buffer delay 作为 tco 的组成部分直接影响Tco，很显然，我们实际系统系统的 load 情形是不同于 test load 的。那么就要考虑到如何修正 Tco 的问题。5 Q. S/ t3 U J- T, 1 X1 u这里的 Tcom 为 240.741p
4、s5 H6 i$ x3 k. X/ Y3 t5 s2 e而 A,B 间的时间间隔即为我们的板上走线延时（注意，这里的板上延时不同于传输延时）-Tlayout$ E x3 + g6 z3 + K/ d- v( c/ Z: 就像下图，Vmeas 电平持续 Tref 时间，非线性边沿的存在使得我们不能将 Vmeas 作为参考。: D* B0 ! k3 d. X这里的 Tcom+Tlayout 即为 SQ 标榜的 settle delay 和 switch delay ，其实就是 flight time（max，min）。这些概念比较晕，好多厂家的定义不同，比较愤愤。tcom 已经讲过 8 F% H/
5、 I9 ?6 2 cTlayout 由于终了参考点的不同进而冒出了几种不同的情形。本帖隐藏的内容MD，突然想起来，还要搞 N 多不同驱动能力条件下，rise，fall waveform 的排列组合。没错阿，信号完整性分析，仿真就是要遍历各种 case,找出各种临界 case，一个输出有几十种组合是很常见的情况。过去为了节约人力，我一个人控制 4 台 PC24 小时的跑仿真，还编过自动脚本，根据输入的不同，来自动产生仿真用的 sp，并对输出波形数据，用自编的分析软件进行整理和筛选。2 : f6 x3 / ?7 H( $ g因为单纯靠人工来做这个事情，你将面对成千上万的仿真数据，而且很容易算错。上
6、次聊过，Tcom（补偿时间）+Tlayout（板上走线延时）=flight time（飞行时间有 min、max 之分，之所以如此划分是因为我们的电压参考点为 Vil/vih）对于时钟线是没有 min 和 max 飞行时间之分的。而地址线，数据线，控制线等才会牵涉到 min，max（时钟信号要求严格的单调性，故可以用 Vmeas 作为参考电压点，而其他信号线不要求严格单调性，故要以 Vil/vih 作为电压参考点）; C settle delay-建立延时，对于上升沿，就是 Vih 作为参考电压点，对于下降沿，就是 Vil 作为电压参考点6 f! x6 h9 N) Y5 ; 7 F% O* u
7、; g对于单独的上升沿下降沿来说，开启延时定义为 first settle delay，建立延时定义为 final settle delay t3 X U9 J! I- d) h8 a上升沿和下降沿中两个 first switch delay 最小值即为 switch delay。9 t* Q3 x1 |0 P4 S9 e7 |上升沿和下降沿中两个 final settle delay 最大值即为 settle delay。（至于为什么取最小和最大，到了后面的实际时序计算过程就明白了）$ o) j5 n( e) u3 K- y4 N需要罗嗦一个问题，所有的参数的采样点都是 pin，而不是 di
8、e（大家基本都在使用的可不是裸片，没法 die 上直接采样）6 Z# q9 O8 f3 U/ F2 r* o( w) g r既然在 pin 上，我们就要考虑 pkg 寄生参数寄生参数精确程度可以分为几个等级 5 / |$ B: v h ?7 W“ O“ qclass1! : I2 K1 + M这种厂家够省事，把所有的引脚参数只是给出典型值 ; + S* : U3 D3 u O. q“ A1 oclass2这种厂商还好，给出了每个引脚的参数 5 D3 N“ X t3 x# ! ( X: oclass37 O8 Q8 q% X( 8 E# - e利用 pkg 文件来描述引脚的封装参数就相当详细了
9、4 r! u8 z6 ?9 m6 ?“ q5 p因为这个前几日还劳烦了香港科技园 IC 孵化中心的一个 engineer 感激之！至于上升时间，就是咱们常说的信号波形从低电平爬升到高电平的时间。下降时间类似。 （任何一本电子方面的书应该都会涉及到）有两种定义方式：10% 90%（通用定义）20% 80%（IBIS 定义）如果实际的负载比厂家测试时的标称负载轻，那么 Tcom 是否就变为负值了其实抓住 Tsetup、Thold 这两个核心条件后，不论什么时序系统，只要一步步写出 Tsetup、Thold 的表达式，问题就迎刃而解了。至于Tfligth，Tco 那是软件使用上、理解上的窍门，大家看
10、看当初 ibis 委员会为什么在 ibis 模型中要定义测试负载就清楚了要看你的应用对象。每个软件的适用范围大都会有区别。: s V6 E# Q- 4 r0 b S A) S0 q, P如果是 clk，则 C 点输出的 clk 是由 A 点输入的 clk 处理得到的。“ Q! 8 B% Q+ J. O这样理解对吗？+ q3 a/ x: B5 - # I1 : D! a8 RA 点输入的 CLK 是驱动信号吗？（晶振产生的 clk 或别的 IC 提供的 clk）# d x5 E3 x 1、S3C2440a 的 IBIS 模型中 “Vinh= 1.30 Vinl= 0.50 Vmeas = 0.9
11、5V | s8 R2 S/ e“ GCref = 50pF Rref = 50ohms”发现测试负载比实际的走线负载要重。仿真出来的波形是 测试负载比实际走线负载 波形靠后面很多，计算出来的 Switch time 为-0.687ns 即 flight time 是负的 Tft_data =-0.687ns 图见附件4 P2 z8 l7 % uS3C2440a 数据手册中的 Tco 是 14ns，SDRAM 的的 Hold time 是 1ns根据公式Thd_margin （建立裕量）=Tco_min + Tft_data - Tclk_skew-Thold# g$ X5 V( 4 s, x-
12、0.88ns =1ns + （-0.687ns ）-（0.2ns）-1ns小于零的。但实际板子做出来了 可以正常运行。请问这是为什么未命名.jpg (77.63 KB, 下载次数: 2) 问：strobe 比 data 信号会有一个延迟，这是怎么实现的你要搞 IC 设计？可以了解下 DDR 控制器是如何实现的 % 6 Z“ 5 ?. L+ ; O( K+ Z8 Z5 W问：writecycle 和 readcycle 的各是什么样的writecycle： data transfer from cpu to memory7 v5 c% J, o9 Wreadcycle：data transfer from memory to cpu3 J- C( v4 Z) | d4 b源同步的重要特点就是 strobe 和 data 是由共同的 driver 产生的，同源。至于 strobe 和 data 的相位差控制的原因可以了解下 setup/hode time
