1、1,例12 数字钟设计及显示设计要求：1、具有时、分、秒，计数及数码管显示功能，以 24 小时循环计时。2、具有清零，调节小时、分钟功能。,2,实验系统箱中8位数码管的连接关系：,7seg60,选择信号 sel20,3,顶层设计文件：,4,秒计数设计文件：,5,秒计数设计文件（续）：,6,秒计数设计文件（续）：,7,分计数设计文件：,8,分计数设计文件（续）：,9,分计数设计文件（续）：,10,小时计数设计文件：,11,小时计数设计文件（续）：,12,小时计数设计文件（续）：,13,扫描 6选 1 多路器设计文件：,14,扫描 6 选 1 多路器设计文件（续）：,15,扫描 6 选 1 多路器
2、设计文件（续）：,16,七段显示译码设计文件：,17,七段显示译码设计文件（续）：,18,仿真结果（清零）：,19,仿真结果（全程）：,20,仿真结果（1小时处）：,21,仿真结果（零点处）：,22,具有小时、分钟调节功能的顶层设计图：,23,分钟调节仿真结果：,24,小时调节仿真结果：,25,例13 信号发生器设计输出：递增斜波、递减斜波、三角波、递增阶梯波方式：PLD（FPGA）+ D/A用PLD器件产生四种循环变化的数据量（8位）：1. 0 255循环加法计数；2. 255 0循环减法计数；3. 0 255 0循环加减法计数；4. 20H，40H，60，80H，A0H，C0H，E0H八进制计数。,26,27,28,29,仿真波形如下：第一种：递增斜波,30,第二种：递减斜波,31,第三种波形：三角波,32,第四种波形：递增梯形波,33,例14 正弦波形及任意波形发生器将一个周期的正弦波（或任意波形）分为64个点，对应波形 的最大值为255，最小值为0（8位数宽）。 输出频率为：f/64,34,35,36,
