实验名称：七段数码显示译码器的设计实验步骤或程序：1. 实验目的：了解七段数码显示译码器的原理学习 VHDL 的 CASE 语句应用及多层次设计方法。熟悉 Quartus II 的使用，熟练掌握程序的编译，波形的仿真及下载的过程。2 实验内容：编写七段数码显示译码器的程序，并编译，下载到试验箱中查看结果。3. 实验方案（程序设计说明）七段数码是纯组合电路，通常的小规模专用 IC，如 74 或 4000 系列的器件只能作十进制 BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制的译码显示，最方便的方法就是利用译码程序在 FPGA 中来实现。四个输入，七个输出。4. 实验步骤或程序（经调试后正确的源程序）见附件 A5程序运行结果6出现的问题及解决方法对于下载模式的选择掌握不牢固。程序：entity decl 7 isport(A:in bit_vector(3 downto 0);led7s:out bit_vector(6 DOWNTO 0) );end ;architecture one of decl 7 isbeginprocess(A)begincase A iswhen“0000“=YYYYYYYYYYYYYYYYnull;end case;end process;end ;管脚设置：
