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1、AD9954 芯片资料 -20101207 1 / 22 AD9954- Direct Digital Synthesizer 400 MSPS 14-Bit, 1.8 V CMOS 功能： . 2 应用 . 2 概述 . 2 AD9954 电气特性 3 最大操作范围 . 4 Table 2. . 4 管脚定义 4 管脚功能描述 . 4 典型的性能特性 6 原理 . 7 器件块 . 7 控制寄存器位描述 . 10 Other Register Descriptions 其他寄存器描述 . 14 Programming AD9954 Features- AD9954 编程特性 . 18 SERI

2、AL PORT OPERATION 串口操作 . 19 INSTRUCTION BYTE 指令字节 20 SERIAL INTERFACE PORT PIN DESCRIPTION 串行接口管脚描述 . 20 MSB/LSB TRANSFERS 20 RAM I/O VIA SERIAL PORT 21 Power-Down Functions of the AD9954 AD9954 省电功能 21 AD9954 芯片资料 -20101207 2 / 22 功能： 400MSPS 内部时钟 集成 14 位 DAC 可编程相位 /幅度抖动 32 位控制字 相位噪声小于等于 -120dbc/Hz

3、1kHz(DAC输出 ) 出色的动态性能 80db SFDR160MHz（偏离 100KHz） 串行 I/O 口控制 超高速模拟比较器 自动线性和非线性扫频能力 4 种频率 /相位偏移坡面 1.8v 电压供电 软件或者硬件控制 休眠 内部集成 1024 字节 *32 位 RAM 大多数输入口支持 5v 电平 PLL REFCLK 乘法器（ 4 倍 -20 倍） 单晶振驱动内部时钟 相位调制能力 多芯片同步 应用 敏捷 LO 频率输出 可编程的时钟发生器 雷达和扫频系统中的 FM 啁啾源 自动雷达 测试和测量设备 声光设备驱动 概述 AD9954 具有一个 14 位 DAC 最高达400 MSP

4、S 的 DDS。 AD9954 使用了先进的DDS 技术，内部集成高速，高性能的 DAC形成数字可编程，完整的高频合成器，能产生高达 200MHz模拟正弦波 的能力。 AD9954的设计提供了快速跳频和优良的控制方案（ 32 位频率控制字）。频率控制字的加载通过串行 I/O 口。 AD9954 包括 1024x32 静态RAM，支持几种模式灵活的扫频的能力。AD9954 也支持用户定义一种线性扫频操作模式。该器件包括一个片上高速比较器，满足用户要 求输出方波。 AD9954 工业级要求 -40 度 -+105 度。 AD9954 芯片资料 -20101207 3 / 22 AD9954 电气特

5、性 没有特殊的标注， AVDD,DVDD=1.8V+5%,DVDD_IO=3.3V+5%,Rset=3.92K 欧姆，外部参考时钟 =20MHz， REFCLK 乘法器倍数为 20 倍， DAC 输出必须接 AVDD 上拉。 参数 温度 测试电平 最小 典型 最大 单位 REF 时钟输入特点 时钟范围 REFCLK 乘法器无效 REFCLK 乘法器 4 倍 REFCLK 乘法器 20 倍 输入电容 输入阻抗 时钟周期 REFCLK 乘法器有效状态下的时钟周期 REFCLK 输入功率 全部 全部 全部 25 度 25 度 25 度 25 度 全部 VI VI VI V V V V IV 1 40

6、0 20 100 4 20 3 1.5 50 35 65 -15 0 +3 MHz MHz MHz PF K % % dBm DAC 输出特性 分辨力 满量程输出电流 增益错误 输出偏差 微分非线性 积分非线性 输出电容 剩余相位噪声 1KHz 偏差， 40MHz REFCLK 乘数使能 20 倍 REFCLK 乘数使能 4 倍 REFCLK 乘数无效 电压范围 宽带 SFDR(无杂散动态范围 ) 1MHz-10MHz 模拟输出 10MHz-40MHz 模拟输出 40MHz-80MHz 模拟输出 80MHz-120MHz 模拟输出 120MHz-160MHz 模拟输出 窄带 SFDR 40MH

7、z 模拟输出 (+/-1MHz) 40MHz 模拟输出 (+/-250KHz) 40MHz 模拟输出 (+/-50KHz) 40MHz 模拟输出 (+/-10KHz) 80MHz 模拟输出 (+/-1MHz) 80MHz 模拟输出 (+/-250KHz) 80MHz 模拟输出 (+/-50KHz) 80MHz 模拟输出 (+/-10KHz) 120MHz 模拟输出 (+/-1MHz) 120MHz 模拟输出 (+/-250KHz) 25 度 25 度 25 度 25 度 25 度 25 度 25 度 25 度 25 度 25 度 25 度 25 度 25 度 25 度 25 度 25 度 25

8、 度 25 度 25 度 25 度 25 度 25 度 25 度 25 度 25 度 25 度 I I V V V V V V V I V V V V V V V V V V V V V V V V 14 5 10 15 -10 +10 AD9954 芯片资料 -20101207 4 / 22 120MHz 模拟输出 (+/-50KHz) 120MHz 模拟输出 (+/-10KHz) 160MHz 模拟输出 (+/-1MHz) 160MHz 模拟输出 (+/-250KHz) 160MHz 模拟输出 (+/-50KHz) 160MHz 模拟输出 (+/-10KHz) 25 度 25 度 25 度

9、 25 度 V V V V V 最大操作范围 Table 2. Parameter Rating 最高结合温度 150C DVDD_I/O (Pin 43) 4 V AVDD, DVDD 2 V 数字输入电压 (DVDD_I/O = 3.3 V) 0.7 V to +5.25 V 数字输入电压 (DVDD_I/O = 1.8 V) 0.7 V to +2.2 V 数字输出电流 5 mA 存储温度 65C to +150C 操作温度 40C to +105C 焊接温度 (焊接时长 10秒 ) 300C JA 38C/W JC 15C/W 管脚定义 管脚功能描述 Pin No. Mnemonic

10、I/O Description 1 I/O UPDATE I 在上升沿将内部 buffer中的内容发送到 I/O寄存器，在AD9954 芯片资料 -20101207 5 / 22 SYNC_CLK输出信号期间该脚必须设臵 2, 34 DVDD I 数字电压 (1.8 V). 3, 33, DGND I 数字地 -42 4, 6, AVDD I 模拟电压 (1.8 V)-13, 16, 18, 19, 25, 27, 29 5, 7, AGND I 模拟地 -14, 15, 17, 22, 26, 32 8 OSC/REFCLK I 补偿参考时钟 /晶振输入，当 REFCLK口操作在单端模式时，

11、REFCLKB应当与 AVDD间接一个 0.1uf的去耦电容。 9 OSC/REFCLK I 补偿参考时钟 /晶振输入，详细的参考时钟输入部分关于OSCOLLATOR/REFCLK操作。 10 CRYSTAL OUT O 振荡器输出部分 11 CLKMODESELECT I 振荡器时钟控制脚，当为高时，振荡 器部分使能，当为低时。振荡器 bypassed。 12 LOOP_FILTER I 该脚 20 /IOUT O DAC补偿输出，通过一个电阻与 AVDD相连，不是跟 AGND相连。 21 IOUT O DAC 输出，通过一个电阻与 AVDD相连上拉，不是跟 AGND相连。 23 DACBP

12、 I DAC偏臵线解耦脚。 24 DAC_RSET I DAC复位端， 3.92k欧姆电阻从 AGND到该脚，建立为 DAC参考电流 28 COMP_OUT O 比较器输出 30 COMP_IN I 比较器输入 31 /COMP_IN I 比较器补偿输入 35 PWRDWNCTL I 输入脚，用于外部 power-down控制 36 RESET I 复位脚 37 IOSYNC I 异步串行端口复位控制器。为高时，当前 I / O操作立即停止，为 0时开始新的 IO操作。如果不使用，该引脚必须接地。 38 SDO O 采用 3线串口操作时，该脚作为串行数据输出端，采用 2线串口操作时，该脚不使用

13、，可以悬空。 39 /CS I 该脚功能为片选，允许多个芯片共享 I/O总线 40 SCLK I I/O操作串行数据时钟输入端 41 SDIO I/O 当作为 3线口操作时，该脚为串行数据输入，当为 2线口时，该脚为双向串行数据口 43 DVDD_I/O I 数字电压（ 3.3v） 44 SYNC_IN I 多个 AD9954同步输入信号，该脚接主 AD9954的SYNC_CLK的输出脚 45 SYNC_CLK O 外部硬件同步时钟输出脚，为内部时钟的 1/4，可用作外围硬件同步。 46 OSK I 在编程操作时可用该脚来控制幅度与时间 斜率，与SYNC_CLK引脚同步。当 OSK未编程，这个

14、引脚应接至DGND。 47, 48 PS0, PS1 I 输入引脚，用于选择 4个 RAM段控制字区的一个。Profile是 SYNC_CLK引脚同步。内部缓冲存储器中的任何变化内容发送到 I / O寄存器（发送内部 I / O更新）。 AGND I AGND AD9954 芯片资料 -20101207 6 / 22 典型的 性能特性 AD9954 芯片资料 -20101207 7 / 22 基本 原理 器件块 DDS 核 DDS 输出频率（ fo）是系统时钟、频率变换字（ FTW）和累加器的容量（ 2 的 32 次方）的函数。他们之前的关系如下 面公式所示， fs 为系统时钟。 相位累加器的

15、输出值 通过 COS（ x） 函数模块转换为幅度值，输出 到 DAC。 在某些应用中， 希望强制信号 输出相位 为 0，设臵 FTW 为 0 不能实现。只有 在 DDS 核中，保持住当前相位值，然 后 ，控制位强制 要求 相位累加器输出 为 0。 在上电时， 清除 相位累加器 位设臵为逻辑 1，但是这个位的缓冲存储器被清零（逻辑 0）。因此，在上电期间，相位累加器将仍然处于清零状态，直到第一个 I/O 更新产生。 锁相环（ PLL） PLL 允许 REFCLK 频率相乘， PLL 控制通过对 5 位 REFCLK 乘法器编程来实现， REFCLK位于第 2 个控制功能寄存器的位 . 当对 0x

16、04 到 0x14（ 4-十进制到 20-十进制）范围内进行编程时， PLL 通过与 REFCLK输入频率 对应的十进制值相乘，然而， PLL 最大输出频率严格要求在 400MHz，不论 PLL 值如何改变，用户应该意识到必须分配时间，让 PLL 锁定 (大概 1ms)。 当 PLL 设臵值超出 4 到 20， PLL 将关闭， 节省电力消耗。 时钟输入（ Clock Input） AD9954 支持多种时钟，支持差分或者单端时钟输入，可以 使 能片上时钟，或者通过编程来控制 PLL 乘法器 。 AD9954 可以通过 6 种 配臵模式来产生系统时钟。通过使用CLKMODESELECT 管脚

17、配臵不同模式 ， 内部寄存器为 CFR1和 CFR2。 外部CLKMODESELECT 管脚臵高 ， 使能片上晶体振荡器电路。片上时钟电路使能后，用户通过AD9954的 REFCLK和 REFCLKB脚 连接一个外部晶振输入 一个 20MHz到 30MHz的参考时钟。再送给其 它 的芯片使用 之前，先对振荡器产生的信号进行缓冲 。 缓冲信号通过 CRYSTAL OUT脚输出。 寄存器 CFR1能够用来使能缓冲器，开启或者关闭系统时钟。振荡器本身 没有断电， 避免开启振 荡器要花很长的启动时间，对 CFR2位臵高，使能晶体振荡器输出缓冲。臵 CFR2为 0 关闭振荡器输出缓冲。 臵 CLKMOD

18、ESELECT 管脚为 0，关闭片上振荡器和振荡器输出缓冲。由于片上振荡器关闭，外部的振荡器必须提供 REFCLK 或者 REFCLKB 信号。对于差分操作，这些管脚通过互补信号驱动。 对于单端操作，未使用的管脚和模拟电源之间必须用 0.1UF 电容相连接。在这个电容的连接下，时钟输入脚偏臵电压为 1.35v，另外， PLL 可以使用一个 4 到 20 的整数相乘作为参考频率。图 5 描述了时钟操作模式。 PLL 乘法器 通过 CFR2位来控制，独立于 CFR1位。 AD9954 芯片资料 -20101207 8 / 22 DAC 输出 （ DAC Output） AD9954 内部集成了一个

19、 14 位的 DAC 输出，不像其他 大多 DAC，这个输出参 照的 是AVDD 而不是 AGND。 两个互补输出提供一个组合的满量程的输出电流 （ Iout） 。差分输出可以减少 DAC 输出口可能存在的共模噪声，对提高 SNR 有好处。满量程的输出电流由连接在 DAC_Rset 和 DAC地（ AGND_DAC）之间的一个外部电阻 （ Rset） 控制，满量程电流与电阻成比例，关系式如下 组合 DAC 输出的最大满量程输出电流 是 15mA，但是将输出电流限制在 10 mA 可以得到最好的无杂散输出动态范围（ SFDR）性能。 DAC 输出满足范围是 AVDD+0.5V 到AVDD-0.5

20、V。输出电压超过此范围将导致额外的 DAC 形变， 也可能导致 DAC 输出电路损坏。应当注意合适的终端负载保证输出电压在允许的范围内。 比较器 （ Comparator） 很多 应用 要求得到一个方波信号，而不是正弦波，例如，在大多时钟应用的高转换率有助于降低相位噪声和抖动。为了支持这些应用， AD9954 集成了一个片上比较器，该比较器的带宽大于 200MHz， 共模输入范围 1.3v 到 1.8v。通过配臵 CFR1可 以配臵 比较器关闭以节省电源消耗。 线性扫描模块 （ Linear Sweep Block） 线性扫描操作模式是从一个基频（ F0）到一个终端频率（ F1），不是瞬间，而

21、是步进或者一个斜 坡 方式完成的。 斜坡 频率，不管是线性还是非线性，会产生许多介于 F0 和 F1 之间的频率。 线性 扫描 模块 由 上升或下降 delta 频率控制字 、 上升或下降 delta 频率斜 坡 、频率累加器组成。线性 扫描 使能位 CFR1使能线性扫描模块，另外， 在一次扫描周期， 线性扫描 非停 位 控制线性扫描模块的 方式 ，直到终端频率。实 际的对一个频率扫描编程方法覆盖了操作部分模式。 串行 IO 口 （ Serial IO Port） AD9954 串行口是 一种 灵活 的 、同步串行通信口，较容易与其他工业标准的微控制器和微处理器相连接 ， 该串行口与大多数同步

22、传输模式相兼容，包括 Motorola 6905/11 SPI 接口和 Intel8051 SSR 接口协议。 通过接口读 /写寄存器来配臵 AD9554，均支持先发送 MSB 或者先发送 LSB。另外，AD9954 串行接口可以配臵为一个单一的 I/O 口（ SDIO），允许 2 线接口或者 2 个单向输入/输出（ SDIO/SDO）， 也允许一个 3 线接口， 2 个可选脚 IOSYNC 和 /CS，在系统设计中， AD9954能得到灵活的应用。 寄存器 映射 描述 （ Register Maps and Descriptions） 寄存器结构图如图 7 和图 8 所示。 响应的寄存器映射

23、依赖于线性扫描使能位的状态，因为某些寄存器 的配臵跟 操作模式 有关 。一般地， 当线性扫描使能位 为假 时，对每一个 RAM配臵片（ profile slices） ，寄存器 0x07， 0x08， 0x09 和 0x0A，作为 RAM 段 控制字。 当线性扫描使能为真时 ， 0x07 为负线性控制字， 0x08 为正线性控制字， 0x09 和 0x0A 在线性扫描模式中不使用。因为线性扫描操作优先于 RAM 操作。为节省能耗，在线性扫描使能位CFR1为 1 时， ADI 推荐 RAM 使能位 CFR1设臵为 0。 串行地址位采用 16 进制格式。 用来表示定义的位范围。例如， 表示位 3，

24、 表示从位 7 到位 3。 下图表示基于线性扫描使能位寄存器图。 AD9954 芯片资料 -20101207 9 / 22 当线性扫描使能位无效时。 AD9954 芯片资料 -20101207 10 / 22 当线性扫描使能位有效时。 控制寄存器位描述 控制功能寄存器 No.1（ CFR1） CFR1 用来控制 AD9954 不同的函数，特 性 和模式。 每一个 功能位如下所述。 CFR1 RAM Enable BitRAM 使能位 CFR1=0（缺省），当 CFR1不激活， RAM 操作关闭，同时，单音模式操作或者线性扫描操作模式有效。 CFR1=1，如果 CFR1激活， RAM 操作有效。

25、对于当前侧面，通过模式控制位 RSCW 来控制正常运行操作。 CFR1: RAM Destination Bit-RAM 目 标 位 如果 CFR1不激活， CFR1不用配臵。 CFR1=0（缺省）。如果 CFR1激活， RAM 目 标 位为 0（ CFR1=0）配臵 AD9954， RAM 输出驱动相位累加器 （频率变化字 等 ） 。 AD9954 芯片资料 -20101207 11 / 22 CFR1=1，如果 CFR1激活， RAM 目 标 位为 1（ CFR1=1）配臵 AD9954，RAM 输出驱动相位 误 差地址（设臵 DDS 核的相位误差）。 CFR1: Internal Pro

26、file Control Bits-内部 配臵文件 控制位 在无外部输入情况下，当 RAM 被用来让配臵文件自动进入 AD9954 循环时，允许用户实施频率或者相位复合扫描，能够运行，该位将导致配臵文件位被忽 略。 详细地参考内部配臵文件控制部分。 (CFR1=000,Internal Control Inactive) CFR1： Amplitude Ramp Rate Load Control Bit-幅度 斜率加载控制位 CFR1=0（缺省）， 幅度 斜率定时器仅仅在定时器溢出时加载（定时器 =1），在IO UPDATA 有 输入信号时不加载。 CFR1=1， 幅度 斜率定时器在溢出时和

27、 IO UPDATA 有 输入信号时均加载 CFR1: Shaped On-Off Keying Enable Bit-斜坡键控使能位 CFR1 = 0 (缺省 ) 使能关闭 CFR1 = 1. 使能，当使能时 ， CFR1控制本功能的操作模式 。 CFR1: Auto Shaped On-Off Keying Enable Bit 自动斜坡键控使能位 (只有在 CFR1 为高的时候有效 ) CFR1 = 0 (缺省 ). 当 CFR1 激活 , 在 CFR1为逻辑 0，使能手动斜坡键控操作。每一次 幅度 采样送入到 DAC 与 幅度 比例因子相乘。详细的参考斜坡键 控部分。 CFR1 = 1

28、.当 CFR1激活， CFR1为高，使能自动斜坡键控操作。切换OSK 管脚为高，将 导致输出比例从 0 到 幅度 比例因数以 幅度 斜率斜坡变化。 切换 OSK 管脚为低，将导致输出比例从幅度比例因数到 0 以幅度斜率斜坡变化。详细的参考斜坡键控部分。 CFR1: Automatic Synchronization Enable Bit-自动同步使能位 CFR1 = 0 (缺省 ). 对多个 AD9954 自动同步功能未激活。 CFR1 = 1. 激活多个 AD9954 自动同步功能。器件将同步内部同步时钟（ SYNC_CLK）对齐当前 SYNC_IN 输入信号。 详细地参考多个 AD9954

29、 同步部分。 CFR1: Software Manual Synchronization of Multiple AD9954 -软件手动同步多个 AD9954 CFR1 = 0 (缺省 ). 手动同步功能未激活。 CFR1 = 1. 执行 软件控制手动同步功能 ，在 SYNC_CLK周期中 SYNC_CLK上升沿超前，并且该位清除。超前上升沿几倍时间，对于每一个超前周期该位都需 要设臵。详细的参考AD9954同步乘法器。 CFR1: Linear Frequency Sweep Enable-线性频率扫描使能 CFR1 = 0 (缺省 ). AD9954 线性频率扫描功能未激活 CFR1 =

30、 1, AD9954线性频率扫描使能，使能后，不论是上升沿还是下降沿， 在编程斜率时， delta频率变换字将应用到频率累加器 。使得输出频率斜坡上升或者斜坡下降，通过profile0输入来 控制，详细的参考线性扫描模式部分。 AD9954 芯片资料 -20101207 12 / 22 CFR1: 未使用。 CFR1: Linear Sweep Ramp Rate Load Control Bit-线性扫描斜率加载控制位 CFR1 = 0 (缺省 ). 仅仅线性扫描斜率定时器在溢出（定时器 =1）时加载 ，在 I/O UPDATE由 信号输入 时不加载 。 CFR1 = 1. 线性扫描斜率定时

31、器在溢出（定时器 =1）时加载或者 I/O UPDATE由 信号输入 时 加载 。 CFR1: Auto Clear Frequency Accumulator Bit-自动清除频率累加器位 CFR1 = 0 (缺省 )，当 delta频率字改变时，频率累加器当前状态将不更改。 CFR1 = 1. 在一个周期内，当 收到 I/O UPDATE信号 时， 该位自动同步清除频率累加器。 CFR1: Auto-Clear Phase Accumulator Bit-自动清除相位累加器位 CFR1 = 0 (缺省 ), 当频率变换字被应用时，相位累加器当前状态将不更改。 CFR1 = 1. 在一个周期

32、内，当 收到 I/O UPDATE信号，该位自动同步清除相位累加器。 CFR1: Sine/Cosine Select Bit-正弦 /余弦选择位 CFR1 = 0 (缺省 ). 相位与角度成余弦函数 CFR1 = 1. 相位与角度成正弦函数。 CFR1: Clear Frequency Accumulator-清除频率累加器 CFR1 = 0 (缺省 ). 正常频率累加器功能。 CFR1 = 1. 频率累加器内存被清除，并且保持清除直到该位被清除。 CFR1: Clear Phase Accumulator- 清除相位累加器 CFR1 = 0 (缺省 ). 正常相位累加器功能。 CFR1 =

33、 1. 相位累加器内存被清除，并且保持清除直到该位被清除。 CFR1: SDIO Input Only -SDIO 输入 CFR1 = 0 (缺省 ). SDIO 脚双向操作（ 2 线串行编程模式） CFR1 = 1. 串行数据 I/O脚（ SDIO）仅仅用 为 输入脚（ 2线串行编程模式）。 CFR1: LSB 优先 CFR1 = 0 (缺省 ). MSB 优先激活 CFR1 = 1.串行接口 以 LSB优先格式 串行 接收 数据 。 CFR1: 数字 Power-Down 位 CFR1 = 0 (缺省 ). 所有的数字功能和时钟都激活。 CFR1 = 1. 所有的非 IO数字功能被挂起，大

34、大降低功耗。 CFR1:比较器 Power-Down 位 CFR1 = 0 (缺省 ). 比较器操作使能 CFR1 = 1. 比较器屏蔽，消耗最小功耗。 AD9954 芯片资料 -20101207 13 / 22 CFR1: DAC Power-Down 位 CFR1 = 0 (缺省 ). DAC 操作使能 CFR1 = 1. DAC屏蔽，消耗最小功耗。 CFR1: Clock Input Power-Down 位 CFR1 = 0 (缺省 ). 时钟输入电路操作使能 CFR1 = 1. 时钟输入电路屏蔽，消耗最小功耗。 CFR1: 外部 Power-Down 模式 CFR1 = 0 (缺省

35、). 外部 power-down模式选择， power-down快速恢复模式，PWRDWNCTL输入为高，在这样模式中，数字逻辑和 DAC数字逻辑 Power-Down， DAC偏臵电路，比较器， PLL，振荡器和时钟输入电路均没有 Power-Down。 CFR1 = 1. 外部 power-down模式选择，全部 power-down模式，该模式下，当PWRDWNCTL脚为高时，所有的功能 power-down，包括 DAC， PLL，需要一定的时间来唤醒。 CFR1: Linear Sweep No Dwell Bit-线性扫描无停留位 CFR1 = 0 (缺省 ). 线性扫描无停留位激

36、活。 CFR1 = 1. 线性扫描无停留功能激活，如果线性扫描使能位 CFR1有效 ,并且 CFR1 激活， 线性扫描无停留功能被激活 ，详细的参见线性扫描模式部分内容，如果CFR1被清除，该位将不用考虑。 CFR1: SYNC_CLK 无效位 CFR1 = 0 (缺省 ). SYNC_CLK脚激活。 CFR1 = 1. SYNC_CLK脚假定逻辑 0状态来保持数字电路产生的最小噪声，然而，同步电路仍处于 激活 状态，以维持正常的设备的 响应 。 CFR1:未使用 , Leave at 0 AD9954 芯片资料 -20101207 14 / 22 Control Function Regis

37、ter No.2 (CFR2) 控制功能寄存器 CFR2用来控制 AD9954不 同的功能、特 性 和模式 ,特别是跟 芯片 模拟部分相关。 CFR2: 未使用 CFR2: 未使用 CFR2 :High Speed Sync Enable Bit-高速 SYNC 使能位 CFR2 = 0 (缺省 ). 高速 增强型 SYNC 关闭 CFR2 = 1.高速 增强型 SYNC开启， 当用自动同步特性， SYNC_CLK超过 50MHz（ 200MSPS SYSCLK）时，该位应该设臵。详细地参考多 AD9954同步部分。 CFR2: Hardware Manual Sync Enable Bit-

38、硬件手动 SYNC 使能位 CFR2 = 0 (缺省 ). 硬件手动 SYNC 同步功能关闭 CFR2 = 1. 硬件手动 SYNC功能使能， 在一个 REFCLK周期，当 该位设臵时， SYNC_IN脚的一个上升沿将导致器件 SYNC_CLK提前一个上升沿。 不像 软件手动 SYNC使能位，该位不会自动清零，一旦硬件手动 SYNC模式使能，它将保持使能，直到该位被清零，详细地参考多 AD9954同步部分。 CFR2: CRYSTAL OUT Enable Bit 振荡器 输出使能位 CFR2 = 0 (缺省 ).振荡器输出 未 激活 CFR2 = 1. 振荡器输出激活，当激活时，晶体振荡器电

39、路输出驱动 CRYSTAL OUT脚，该脚可以连接其他的器件，作为参考时钟。 晶体振荡器在 20MHz-30MHz。 CFR2: Not Used 未使用 CFR2: Reference Clock Multiplier Control Bits-参考时钟乘法器控制位 该 5位控制乘法器值在 PLL块之外，十进制有效值是 4-20（ 0x04-0x14十六进制），超出该范围 ，乘法器将 bypass掉，详细地参见 PLL部分。 CFR2: VCO Range Control Bit 压控振荡器范围控制位 该位用来控制压控振荡器的范围，当 CFR2=0(缺省 ),压控振荡器操作范围为100MHz

40、-250MHz，当 CFR2=1时，压控振荡器操作范围为 250MHz-400MHz。 CFR2: Charge Pump Current Control Bits 电荷泵电流控制位 该位用来控制电荷泵中的电流，缺省设臵， CFR2设臵缺省值为 75uA。每增加一位 ，增加 25uA（ 01,10,11分别对应 100uA， 125uA， 150uA）。 Other Register Descriptions 其他寄存器描述 Amplitude Scale Factor (ASF) 幅度 比例因子 ASF 寄存器存储的是 2 位自动斜率 速度值和 14 位的幅度比例因子，用于输出波形键控（ O

41、SK）操作，在自动 OSK 操作中， ASF告诉 OSK 块，每次升降幅度分别以多大的比例调整。 ASF设臵内部 OSK 乘法器的最大值。在手动 OSK 模式， ASF没有影响， ASF直接提供输出比例因子。如果 OSK 使能位清除， CFR1=0，该AD9954 芯片资料 -20101207 15 / 22 寄存器对器件的操作不受影响。 Amplitude Ramp Rate（ 幅度 斜率） ARR 寄存器存储 8 位幅度斜率，使用在 OSK 模式，在幅度 比例因子计数器增加或者减小时，寄存器对 比例编程。如果 OSK 设臵为手动模式，或者 OSK 使能清 零 ，此寄存器对 器件的操作不受影

42、响。 Frequency Tuning Word 0 (FTW0)频率调谐字 0 频率调谐字是一个 32 位的寄存器，控制 DDS 核中的相位累加器的累加率。其具体的作用是对设备的操作 模式而定。 Phase Offset Word (POW) 相位 修正 字 相位修正 值 寄存器是一个 14 位的寄存器， 存储了一个相位 修正 值。 该修正值加上了相位累加器的输出相位，来修正当前输出信号。该确切的相位修正值由下面公式给出。 当设臵 RAM 使能位时 ， CFR1=1,并且 RAM 目的地清楚 、零 ， CFR1=0， RAM提供相位修正值 ，并且该寄存器对器件的操作没有影响。 Frequen

43、cy Tuning Word 1 (FTW1) 频率调谐字 1 频率控制字是一个 32 位寄存器，用于设臵在操作上线性扫描 频率。 Negative and Positive Linear Sweep Control Word (NLSCW, PLSCW)消极和积极的线性扫描控制字（ NLSCW， PLSCW） 寄存器 0x07， 0x08 是多功能寄存器。当线性扫描位 CFR1使能，寄存器 0x07 为负极性线性扫描控制字（ NLSCW） ， 0x08 为正极性线性扫描控制字（ PLSCW） 。没一个线性扫描控制字包含 32 位 delta 频率控制字（ FDFTW,RDFTW）和一个 8

44、位扫描斜坡字（ FSRRW,RSRRW） ，在一个同步块周期， detla 频率变化字决定频率累加器数量，是增加还是减少 。扫描坡度字决定累加器增加或减少的比例。 RAM Segment Control Words (RSCW0, RSCW1, RSCW2, RSCW3)RAM 段 控制字 当线性扫描使能位 CFR1清零，寄存器 0x07,0x08,0x09 和 0x0A 为每一个 RAM 段的控制字，每一个 RAM 段 控制字由 RAM 地址斜率，终端地址值，起始地址值， RAM 模式控制和无停留位组成。 RAM Segment Address Ramp Rate, RSCWRAM- 地址

45、斜率 ，RSCW RAM 模式，步进通过 RAM 地址值，例如，该 16 位寄存器定义， RAM 控制器在每一个地址居留的 SYNC_CLK 周期数。 0 无效，从 1-65535 有效。 RAM Segment Final Address RSCW, RSCW-终端地址 该不连续 10 位序列定义了给定 RAM 段 终端地址值，该位所列举的头位必须要配臵，RSCW仅仅是底 15 个 MSB 的终端地址值，尽管，写操作比 RSCW更重要。RSCW是终端地址的 MSB，尽管，该位比 RSCW要晚 一些。 AD9954 芯片资料 -20101207 16 / 22 RAM Segment Mode

46、 Control RSCW-RAM 段模式控制 RSCW 该 3 位决定了 RAM 段模式操作，有 5 中可能的 RAM 操作模式，只有 0-5 有效，参考Table-9。 RAM Segment No-Dwell Bit RSCW-RAM 段非停留位 RSCW 该位设臵非停留扫描功能，在配臵中，扫描从定义的开始到结束， RAM 控制器可以停留在终端地址直到下一个配臵文件选择，或者， RAM 控制器返回到开始 地址停留，直到下一个配臵文件被选择。 RAM AD9954 由 1024x32 块 SRAM 组成， RAM 是双向单端口。从 RAM 读和写操作均有效，但是不允许同时读和写。从串行 I

47、/O 口写操作具有较高优先级，当读操作时，试图对数据到RAM，此时，读操作将被终止， RAM 可以通过多种方式控制，通过 RSCW模式控制寄存器配臵，对 RAM 读 /写控制每种模式都支持。 当 RAM 使能位（ CFR1）设臵， RAM 输出选择驱动输入到相位累加器或者相位偏差加法器，依赖于 RAM 目的地位（ CFR1）的状态。 如果 CFR1为 1， RAM 输出到相位偏差加法器，给器件提供相位误差 控制字。 如果 CFR1为 0（缺省配臵）， RAM 输出到相位累法器，给器件提供频率变化字。当 RAM 输出驱动相位累加器，相位误差字 (POW，地址 0x05)驱动相位误差加法器。同样的

48、，当 RAM 输出驱动相位误差加法器，频率变化字（ FTW,地址 0x04）驱动相位累加器。 当 CFR1为逻辑 0， RAM 使能位未激活， RAM 通过 profile输入脚被分割成4 个不同的片。 所有的 RAM 读 /写，除非其他的定义，都被 profile输入脚和各自的 RAM 段控制字控制。 RAM 能 够，在 normal 操作时， 但是一些 I/O 操作命令 RAM 立即写，暂停从 RAM读操作，导致当前操作模式是无功能的。该模式排除了单端模式，因为在该模式中， RAM没有读操作。 对 RAM 写 遵循以下条件，配臵完想要 RAM 段控制字后，理想的 RAM 段必须通过 pro

49、file选择脚 PS选择。在指令字节， 向 RAM 写 0x0B 地址。串行口和 RAM 控制器共同工作，决定 profile 的宽度同时 串行口将接收 32 位 寄存器定义的 起始地址到结束地址的序列字， 参考如下例子： 1） RAM 段控制字 1 列举了开始 RAM 地址 256，结束地址 511。 2） PS0=1 和 PS=0. 3） 指 令字节是 1000 1001 Linear Sweep Mode 线性扫描模式 设臵 CR1来配臵线性扫描模式，可以通过配臵 FTW0 和 FTW1 实现频率从低到高，和从高到低变化。这个斜率的发生决定了 Delta 频率变化字和斜率字的变化率。 线性扫描无停留位 CFR1 控制设备终端频率特性。当频率从 FTW0 到 FTW1 时， 32 位的 RDFTW增加频率累加器。 8 位 RSRRW 控制累加器增加比例。当频率从 FTW1 到 FTW0 时， 32 为FDFTW 增加频率累加器。 8 位 FSRRW 控制累加器增加比例。 PS管脚控制扫描 方向，上升沿 FTW1,下降沿 FTW0，直到目的地频率 AD9954 线性扫描功能，将保持目的地频率直到 P