1、一、选择题：（20 分）1 大规模可编程器件主要有 FPGA、CPLD 两类，下列对 CPLD 结构与工作原理的描述中，正确的是：_D_A. CPLD 是基于查找表结构的可编程逻辑器件B. CPLD 即是现场可编程逻辑器件的英文简称C. 早期的 CPLD 是从 FPGA 的结构扩展而来D. 在 Xilinx 公司生产的器件中，XC9500 系列属 CPLD 结构2 基于 VHDL 设计的仿真包括有门级时序仿真、行为仿真、功能仿真和前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：_DA B. C D3 IP 核在 EDA 技术和开发中具有十分重要的地位，IP 分软 IP、固 IP、
2、硬 IP；下列所描述的 IP 核中，对于固 IP 的正确描述为：_DA提供用 VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路B提供设计的最总产品模型库C以可执行文件的形式提交用户，完成了综合的功能块D都不是4 下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：_BA原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计B原理图输入设计方法一般是一种自底向上的设计方法C原理图输入设计方法无法对电路进行功能描述D原理图输入设计方法不适合进行层次化设计5 在 VHDL 语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是：_
3、DAPROCESS 为一无限循环语句B敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C当前进程中声明的变量不可用于其他进程D进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成6 对于信号和变量的说法，哪一个是不正确的：_AA信号用于作为进程中局部数据存储单元B变量的赋值是立即完成的C信号在整个结构体内的任何地方都能适用D变量和信号的赋值符号不一样7 下列状态机的状态编码，_方式有“输出速度快、难以有效控制非法状态出现”这个特点。AA状态位直接输出型编码B一位热码编码C顺序编码D格雷编码8 VHDL 语言共支持四种常用库，其中哪种库是用户的 VHDL 设计现行工作库：_DAI
4、EEE 库BVITAL 库CSTD 库DWORK 工作库9 下列 4 个 VHDL 标识符中正确的是：_dA10#128#B16#E#E1C74HC124DX_1610下列语句中，不属于并行语句的是：_BA进程语句BCASE 语句C元件例化语句DWHENELSE语句写出下列缩写的中文（或者英文）含义：1. ASIC 专用集成电路2. FPGA 现场可编程门阵列3. IP 知识产权核（软件包）4. JTAG 联合测试行动小组HDL 硬件描述语言1 基于 EDA 软件的 FPGA / CPLD 设计流程，以下流程中哪个是正确的：_C_A. 原理图/HDL 文本输入适配综合时序仿真编程下载功能仿真硬
5、件测试B. 原理图/HDL 文本输入功能仿真综合时序仿真编程下载适配硬件测试C. 原理图/HDL 文本输入功能仿真综合适配时序仿真编程下载硬件测试D. 原理图/HDL 文本输入适配时序仿真编程下载功能仿真综合硬件测试2 综合是 EDA 设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_A_是错误的。A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程,并且该过程与器件硬件结构无关B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束C. 综合可以理解为将软件描述与给定的硬件结构用电路网表文件表示的映射过程，映射结
6、果不唯一D. 综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件3 FPGA 的可编程是主要基于什么结构：_A_A. 查找表（LUT） B. ROM 可编程C. PAL 可编程 D. 与或阵列可编程4 IP 核在 EDA 技术和开发中具有十分重要的地位；提供用 VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的 IP 核为：_D_A. 胖 IP B. 瘦 IPC. 硬 IP D. 都不是5 串行化设计是一种优化方式，下列哪一项对串行化设计描述正确：_C_A. 面积优化方法，同时有速度优化效果B. 速度优化方法，不会有面积优化效果C
7、. 面积优化方法，不会有速度优化效果D. 速度优化方法，可能会有面积优化效果6 在 VHDL 语言中，下列对时钟边沿检测描述中，错误的是：_B_A. if clkevent and clk = 1 thenB. if clkstable and not clk = 1 thenC. if rising_edge(clk) thenD. if not clkstable and clk = 1 then7 状态机编码方式中，哪种编码速度较快而且输出没有毛刺？_C_A. 一位热码编码 B. 格雷码编码C. 状态位直接输出型编码 D. 都不是8 不完整的 IF 语句，其综合结果可实现：_D_A. 三
8、态控制电路 B. 条件相或的逻辑电路C. 双向控制电路 D. 时序逻辑电路9 以下对于进程 PROCESS 的说法，正确的是：_C_A. 进程之间可以通过变量进行通信B. 进程内部由一组并行语句来描述进程功能C. 进程语句本身是并行语句D. 一个进程可以同时描述多个时钟信号的同步时序逻辑10关于 VHDL 中的数字，请找出以下数字中数值最小的一个：_C_A. 2#1111_1110# B. 8#276#C. 10#170# D. 16#E#E1二、EDA 名词解释，写出下列缩写的中文（或者英文）含义：（10 分）1SOPC :可编程单片系统2PCB ：3RTL : 寄存器传输级4LPM 参数可
9、设置模块库5CPLD6FSM 有限状态机（Finite State Machine）JTAG 指的是什么？大致有什么用途？10 下列是 EDA 技术应用时涉及的步骤：A. 原理图/HDL 文本输入; B. 适配; C. 时序仿真; D. 编程下载; E. 硬件测试; F. 综合请选择合适的项构成基于 EDA 软件的 FPGA / CPLD 设计流程：A _F_ _B_ _C_ D _E_11 PLD 的可编程主要基于 A. LUT 结构 或者 B. 乘积项结构：请指出下列两种可编程逻辑基于的可编程结构：FPGA 基于 _A_CPLD 基于 _B_12 在状态机的具体实现时，往往需要针对具体的器
10、件类型来选择合适的状态机编码。对于 A. FPGA B. CPLD 两类器件：一位热码 状态机编码方式 适合于 _A_ 器件；顺序编码 状态机编码方式 适合于 _B_ 器件；13 下列优化方法中那两种是速度优化方法：_B_、_D_A. 资源共享 B. 流水线 C. 串行化 D. 关键路径优化14 综合是 EDA 设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_D _是错误的。A. 综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件；B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为
11、综合约束；C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。 D. 综合是纯软件的转换过程，与器件硬件结构无关；15 嵌套的 IF 语句，其综合结果可实现_D_。A. 条件相与的逻辑B. 条件相或的逻辑C. 条件相异或的逻辑D. 三态控制电路16 在一个 VHDL 设计中 Idata 是一个信号，数据类型为 std_logic_vector，试指出下面那个赋值语句是错误的。DA. idata = “00001111”;B. idata = b”0000_1111”;C. idata = X”AB”;D. idata = B”21”;17 在
12、 VHDL 语言中，下列对时钟边沿检测描述中，错误的是_D_。A. if clkevent and clk = 1 thenB. if falling_edge(clk) then C. if clkevent and clk = 0 thenD.if clkstable and not clk = 1 then18 请指出 Altera Cyclone 系列中的 EP1C6Q240C8 这个器件是属于_C_A. ROM B. CPLD C. FPGA D.GAL二、EDA 名词解释， （10 分）写出下列缩写的中文（或者英文）含义：5. ASIC 专用集成电路6. FPGA 现场可编程门阵列
13、7. CPLD 复杂可编程逻辑器件8. EDA 电子设计自动化9. IP 知识产权核10. SOC 单芯片系统简要解释 JTAG，指出 JTAG 的用途JTAG，joint test action group，联合测试行动小组的简称，又意指其提出的一种硬件测试标准，常用于器件测试、编程下载和配置等操作。19 下列是 EDA 技术应用时涉及的步骤：A. 原理图/HDL 文本输入; B. 适配; C. 时序仿真; D. 编程下载; E. 硬件测试; F. 综合请选择合适的项构成基于 EDA 软件的 FPGA / CPLD 设计流程：A _ _ _ _ E20 PLD 的可编程主要基于 A. LUT
14、 结构 或者 B. 乘积项结构：请指出下列两种可编程逻辑基于的可编程结构：FPGA 基于 _CPLD 基于 _21 在状态机的具体实现时，往往需要针对具体的器件类型来选择合适的状态机编码。对于 A. FPGA B. CPLD 两类器件：一位热码 状态机编码方式 适合于 _ 器件；顺序编码 状态机编码方式 适合于 _ 器件；22 下列优化方法中那两种是速度优化方法：_、_A. 资源共享 B. 流水线 C. 串行化 D. 关键路径优化单项选择题： 23 综合是 EDA 设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_是错误的。A. 综合就是将电
15、路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件；B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。 D. 综合是纯软件的转换过程，与器件硬件结构无关；24 不完整的 IF 语句，其综合结果可实现_。A. 时序电路B. 双向控制电路C. 条件相或的逻辑电路D. 三态控制电路25 在一个 VHDL 设计中 Idata 是一个信号，数据类型为 std_logic_vector，试指出下面那个赋值语句是错误的。A. idata = “00
16、001111“;B. idata = b“0000_1111“;C. idata = X“AB“;D. idata = 16“01“;26 在 VHDL 语言中，下列对时钟边沿检测描述中，错误的是_。A. if clkevent and clk = 1 thenB. if falling_edge(clk) then C. if clkevent and clk = 0 thenD.if clkstable and not clk = 1 then27 请指出 Altera Cyclone 系列中的 EP1C6Q240C8 这个器件是属于_A. FPGA B. CPLD C. CPU D.GA
17、L三、EDA 名词解释， （10 分）写出下列缩写的中文（或者英文）含义：11. ASIC 专用集成电路12. FPGA 现场可编程门阵列13. LUT 查找表14. EDA 电子设计自动化15. IP 知识产权核16. SOPC 片上可编程系统简要解释 JTAG，指出 JTAG 的用途一、单项选择题：（20 分）28 下列那个流程是正确的基于 EDA 软件的 FPGA / CPLD 设计流程：BA. 原理图/HDL 文本输入适配 综合功能仿真编程下载硬件测试B. 原理图/HDL 文本输入功能仿真 综合适配编程下载硬件测试C. 原理图/HDL 文本输入功能仿真 综合编程下载适配硬件测试；D.
18、原理图/HDL 文本输入功能仿真 适配编程下载综合硬件测试29 综合是 EDA 设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_是错误的。CA. 综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件；B. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；C. 综合是纯软件的转换过程，与器件硬件结构无关；D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。 30 CPLD 的可编程是主要基于什么结构：。DA .查找表（LUT）
19、；B. ROM 可编程； C. PAL 可编程；D. 与或阵列可编程； IP 核在 EDA 技术和开发中具有十分重要的地位，以 HDL 方式提供的 IP 被称为：。CA. 硬 IP；B. 固 IP；C. 软 IP；D. 都不是；31 流水线设计是一种优化方式，下列哪一项对资源共享描述正确_。bA. 面积优化方法，不会有速度优化效果B. 速度优化方法，不会有面积优化效果C. 面积优化方法，可能会有速度优化效果D. 速度优化方法，可能会有面积优化效果32 在 VHDL 语言中，下列对时钟边沿检测描述中，错误的是_。DA. if clkevent and clk = 1 thenB. if fall
20、ing_edge(clk) then C. if clkevent and clk = 0 thenD.if clkstable and not clk = 1 then33 状态机编码方式中，其中_占用触发器较多，但其实现比较适合 FPGA的应用 CA. 状态位直接输出型编码B. 顺序编码C. 一位热码编码D. 以上都不是8 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化） ，以及提高运行速度（即速度优化） ；指出下列那种方法是速度优化_。AA. 流水线设计 B. 资源共享C. 逻辑优化 D. 串行化34 不完整的 IF 语句，其综合结果可实现_。AA. 时序电路B. 双向控制电
21、路C. 条件相或的逻辑电路D. 三态控制电路10在一个 VHDL 设计中 Idata 是一个信号，数据类型为 std_logic_vector，试指出下面那个赋值语句是错误的。DA. idata = “00001111”B. idata = b”0000_1111”;C. idata = X”AB”D. idata = 16”01”;二、EDA 名词解释，写出下列缩写的中文（或者英文）含义：（10 分）17. SOC 单芯片系统18. FPGA 现场可编程门阵列19. LUT 查找表20. EDA 电子设计自动化21. Synthesis 综合35 IP 核在 EDA 技术和开发中具有十分重要
22、的地位；提供用 VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的 IP 核为_。DA .瘦 IP B.固 IP C.胖 IP D.都不是36 综合是 EDA 设计流程的关键步骤，在下面对综合的描述中，_是错误的。Da) 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；b) 综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件；c) 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；d) 综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。37 大规模可编程器件主要有 FPGA、CP
23、LD 两类，下列对 FPGA 结构与工作原理的描述中，正确的是_C_。a) FPGA 全称为复杂可编程逻辑器件； b) FPGA 是基于乘积项结构的可编程逻辑器件；c) 基于 SRAM 的 FPGA 器件，在每次上电后必须进行一次配置；d) 在 Altera 公司生产的器件中，MAX7000 系列属 FPGA 结构。38 进程中的信号赋值语句，其信号更新是_C_。a) 按顺序完成；b) 比变量更快完成；c) 在进程的最后完成；都不对。39 VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_。Ba) 器件外部特性；b) 器件的内部功能；c) 器件的综
24、合约束；d) 器件外部特性与内部功能。40 不完整的 IF 语句，其综合结果可实现_。AA. 时序逻辑电路 B. 组合逻辑电路C. 双向电路 D. 三态控制电路41 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化） ，以及提高运行速度（即速度优化） ；指出下列哪些方法是面积优化_。B流水线设计 资源共享 逻辑优化 串行化 寄存器配平 关键路径法A. B. C. D. 42 下列标识符中，_是不合法的标识符。BA. State0 B. 9moon C. Not_Ack_0 D. signall43 关于 VHDL 中的数字，请找出以下数字中最大的一个：_。Aa) 2#1111_111
25、0#b) 8#276#c) 10#170#d) 16#E#E110下列 EDA 软件中，哪一个不具有逻辑综合功能： _。BA. Max+Plus IIB. ModelSimC. Quartus IISynplify二、EDA 名词解释，写出下列缩写的中文（或者英文）含义：（14 分）22. LPM 参数可定制宏模块库23. RTL 寄存器传输级24. UART 串口（通用异步收发器）25. ISP 在系统编程26. IEEE 电子电气工程师协会27. ASIC 专用集成电路28. LAB 逻辑阵列块44 大规模可编程器件主要有 FPGA、CPLD 两类，下列对 CPLD 结构与工作原理的描述中
26、，正确的是_CD_。A. CPLD 是基于查找表结构的可编程逻辑器件；B. CPLD 即是现场可编程逻辑器件的英文简称；C. 早期的 CPLD 是从 GAL 的结构扩展而来；D. 在 Xilinx 公司生产的器件中，XC9500 系列属 CPLD 结构；45 综合是 EDA 设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_A_是正确的。a) 综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件；b) 综合是纯软件的转换过程，与器件硬件结构无关； c) 为实现系统的速度、面积、性能的要求，需要对综合加
27、以约束，称为强制综合。d) 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的；46 IP 核在 EDA 技术和开发中具有十分重要的地位，IP 分软 IP、固 IP、硬 IP；下列所描述的 IP 核中，对于硬 IP 的正确描述为_D_。 a) 提供用 VHDL 等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；b) 提供设计的最总产品-模型库；c) 以网表文件的形式提交用户，完成了综合的功能块；d) 都不是。47 基于 EDA 软件的 FPGA / CPLD 设计流程为：原理图/HDL 文本输入_ _综合适配_编程下载硬件测试。D功能仿真
28、时序仿真 逻辑综合 配置 引脚锁定A B. C. D. 48 下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的_C_。a) 原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；b) 原理图输入设计方法一般是一种自底向上的设计方法；c) 原理图输入设计方法无法对电路进行功能描述； d) 原理图输入设计方法也可进行层次化设计。49 在 VHDL 语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是_C_。a) PROCESS 为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。b) 敏感信号参数表中，不一定要列
29、出进程中使用的所有输入信号；c) 进程由说明部分、结构体部分、和敏感信号三部分组成；d) 当前进程中声明的变量不可用于其他进程。50 嵌套使用 IF 语句，其综合结果可实现_A_。a) 带优先级且条件相与的逻辑电路；b) 条件相或的逻辑电路；c) 三态控制电路；d) 双向控制电路。51 电子系统设计优化，主要考虑提高资源利用率减少功耗-即面积优化，以及提高运行速度-即速度优化；指出下列那种方法不属于速度优化：_B_。A. 流水线设计 B. 串行化C. 关键路径法 D. 寄存器配平52 在一个 VHDL 设计中 idata 是一个信号，数据类型为 integer，数据范围 0 to 127，下面哪个赋值语句是正确的_C_。a) idata := 32;b) idata = 16#A0#;c) idata = 16#7#E1;d) idata := B#1010#;10.下列 EDA 软件中，哪一不具有逻辑综合功能：_B_。C. Max+Plus IID. ModelSimD. Quartus IISynplify、EDA 名词解释，写出下列缩写的中文（或者英文）含义：（14 分）29.SOPC 30.LUT31.JTAG32.GAL33.EAB34.IP35.HDL
