1、例 1. 某 CPU 结构如图，其中有一个累加寄存器 AC、一个状态寄存器和其它 4 个寄存器，各部分连线表示数据通路，箭头表示信息传送方向：（1）标明图中 4 个寄存器的名称；（2）简述指令从主存取到控制器的数据通路；（3）简述数据在运算器和主存之间进行存/取访问的数据通路。例 2. 某双总线结构的机器如图，IR 为指令寄存器，PC 为程序计数器（具有自增功能） ，M 为主存（受 R/W 信号控制） ，MAR 为主存地址寄存器，MDR 为数据缓冲寄存器，ALU有+、 信号决定可完成何种操作，控制信号 G 控制的是一个门电路。另外，线上标注有控制信号，例如 Yi 表示 Y 寄存器的输入控制信号
2、， R1o 为寄存器 R1 的输出控制信号，未标字符的线为直通线，不受控制，ALU 执行减法时 Y 中存放被减数：SUB R1 , R3 指令完成(R3)-(R1)R3 的功能操作，画出其指令周期流程图，并列出相应的微操作控制信号。例 3. 某机器有 8 条微指令 I1-I8，每条微指令所包含的微命令控制信号如表所示：a-j 对应 10 种不同性质的微命令信号，假设一条微指令的控制字段为 8 位，请安排微指令主 存 储 器 Ma cA CbdA L U操 作 控制 器状 态 寄 存 器C P U+ 1I RXP C M A R M M D R R 0 R 1 R 2 R 3YA L UI R
3、iI R oP C iP C oM A R i+ -GR / W M D R iM D R oR 0 iR 0 oR 3 iR 3 oA 总 线B 总 线X iY i的控制字段格式。例 4. 某运算器数据通路如图所示，假设操作数 a 和 b（补码）已分别放在通用寄存器 R1和 R2 中，ALU 有+、-、M(传送)三种操作功能：（1）指出相容性微操作和相斥性微操作；（2）用字段直接译码法设计适用此运算器的微指令格式。例 5. 某模型机部件如下所示：M：主存，MDR：主存数据缓冲寄存器，IR：指令寄存器MAR：主存地址寄存器，PC：程序计数器R0-R3：通用寄存器，C、D：暂存器（1）补充各部件
4、之间的主要连线，并注明数据流动方向；（2）给出 ADD (R1) , (R2) 指令的执行流程。R 3R 2R 1P CA 选 通 门 B 选 通 门A L U移 位 器右 移 R左 移 L直 送 V+-M+ 1M D R AR 1 AR 2 AR 3 AR 2 BR 1 BR 2 BR 3 BR 3 BR 1 BR 3 BP C o u tP C i nR 1 o u tR 1 i nR 2 o u tR 2 i nR 3 o u tR 3 i n移 位 器A L UI RP CCDR 0R 1R 2R 3M D RMM A R+ 1A BF注：该指令采用寄存器间接寻址，M(R1)+M(R2
5、)M(R2)补码乘法校正法举例：例：X=-0.1101，Y=0.1011 ，求 X*Y。(X*Y补= 1.01110001，故 X*Y=-0.10001111)练习：X=-0.1101，Y=-0.1011，求 X*Y。 （X*Y补= 0.10001111，故 X*Y=0.10001111）Booth 法举例：已知 x = +0.0011 y = 0.1011 求xy补（x y补=1.11011111 ）练习：X=-0.1101，Y=-0.1011，求 X*Y。 （X*Y补= 0.10001111，故 X*Y=0.10001111）原码除法加减交替法举例：例：X=0.10011111，Y=-0.
6、1101，求 XY （符号为负，故 XY=-0.1100，余数0.00112-4）例：X=0.10010011，Y=0.1011，求 XY （符号为正，故 XY=0.1101，余数 0.01002-4）例：x = 0.1011 ，y = 0.1101 ，求 x/y (x/y= 0.1101)存储器习题：例 4-2：设 CPU 有 16 根地址线，8 根数据线，并用 MREQ 作为控制信号，用 WR 作为读/写控制信号。现有下列存储芯片：1k4 位、 4k8 位、 8k8 位 RAM；2k8 位、4k8 位、8k8 位 ROM 及 74LS138 译码器和各种门电路。画出 CPU 与存储器的连接
7、图。要求：(1)主存地址空间分配：6000H67FFH 为系统程序区；6800H 6BFFH 为用户程序区。(2)合理选用上述芯片，说明各选几片？(3)详细画出存储芯片的片选逻辑图例 1 设有 32 片 256K1 位的 SRAM 芯片(1) 采用位扩展方法可构成多大容量的存储器？(2) 该存储器需要多少字节地址位？(3) 画出该存储器与 CPU 连接的结构图，设 CPU 的接口信号有地址信号、数据信号、控制信号 MREQ 和 R/W。例 2 设有若干片 256K8 位的 SRAM 芯片，问：(1) 采用字扩展方法构成 2048KB 存储器需多少片 SRAM 芯片？(2) 该存储器需要多少字节
8、地址位？(3) 画出该存储器与 CPU 连接的结构图，设 CPU 的接口信号有地址信号、数据信号、控制信号 MREQ 和 R/W。例 3 设有若干片 256K8 位的 SRAM 芯片，问：(1) 如何构成 2048K32 位的存储器？(2) 需要多少片 RAM 芯片？为控制端为变量输入端G1C B AG2B G2AG1CBAG2BG2A(3) 该存储器需要多少条地址线？(4) 画出该存储器与 CPU 连接的结构图，设 CPU 的接口信号有地址信号、数据信号、控制信号 MREQ 和 R/W。1.CPU 执行一段程序时，cache 完成存取的次数为 1900 次，主存完成存取的次数为 100 次，
9、已知 cache 存取周期为 50ns，主存存取周期为 250ns，求 cache/主存系统的效率和平均访问时间。2.假定计算机的主存储器按 64 块组织，块大小为 8 个字，高速缓存有 8 个块，表示出下述（1）-（3）中主存块与 Cache 块的映像关系：（1）画出直接相联映像以及表示出主存、Cache 的地址格式；（2）画出全相联映像以及表示出主存、Cache 的地址格式；（3）画出 2 路组联映像以及表示出主存、Cache 的地址格式；3.假设在一个采用组相联映像方式的 Cache 中，主存由 B0B7 共 8 块组成，Cache 有 2 组，每组 2 块，每块的大小为 16 字节，采
10、用 LRU 算法，某个程序的执行过程的块地址流如下：B6，B2， B4，B1， B4，B6， B3，B0， B4， B5， B7（1）写出主存地址的格式，并标注各字段的长度；（2）写出 Cache 地址的格式，并标注各字段的长度；（3）画出主存与 Cache 之间各个块的映像对应关系；（4）如果 Cache 的各个块号为 C0、 C1、 C2 和 C3，列出程序执行过程中 Cache 的块地址流情况；（5）如果采用 LRU 替换算法，计算 Cache 的块命中率；（6）如果采用 FIFO 替换算法，计算 Cache 的块命中率；（7）如果改用全相联方式，再做（5）和（6） ，可以得出什么结论？
11、例 1. 指令字长为 12 位，每个地址码为 3 位，采用扩展操作码的方式，设计 6 条三地址指令，127 条单地址指令及 8 条零地址指令，写出扩展码的表示，计算平均码长，画出译码逻辑电路。例 2. 某处理机的指令字长为 16 位，有二地址指令、单地址指令和零地址指令 3 类，单地址和零地址指令条数基本相同，每个地址字段的长度均为 6 位。（1）若二地址指令 15 条，单地址指令和零地址指令各有多少条？为这 3 类指令分配操作码；（2）如果要求 3 类指令的比例大致比例为 1：9：9，问二地址指令、单地址指令和零地址指令各有多少条？为这 3 类指令分配操作码。例：一台模型机共有 7 条指令，
12、各指令的使用频率分别为35%，25%，20%，10%，5%，3%，2% ，有 8 个通用数据寄存器，2 个变址寄存器（1）要求操作码的平均长度最短，请设计操作码的编码，并计算所设计的操作码的平均长度；（2） （2）设计 8 位字长的寄存器-寄存器型指令 3 条，16 位字长的寄存器- 存储器变址寻址方式指令 4 条，变址范围不小于正负 127，请设计指令格式，并给出各字段的长度和操作码的编码。例 1. 设计将指令的执行划分为三个阶段，取指令时间 t 取=4T，分析阶段：t 译码=5T，执行阶段：t 执=6T，某程序包含 300 条指令，计算以下：（1）顺序执行方式的时间；（2）允许两条指令重叠
13、，执行完所需时间；（3）允许三条指令重叠，执行完所需时间；例 2. 一条线性流水线有 4 个功能段组成，每个功能段的延迟时间都相等，为t，在开始每间隔一个t 向流水线输入一个任务，完成输入 5 个任务后，然后停顿 2 个t，如此重复，求流水线的实际吞吐率、加速比和效率。例 3. 用一条 5 个功能段的浮点加法器流水线计算 每个功能段的延迟时间均相等为t ，流水线的输出端与输入端之间有直接数据通路，而且设置有足够的缓冲寄存器。要求用尽可能短的时间完成计算，画出流水线时空图，计算流水线的实际吞吐率、加速比和效率。例 4. 若指令流水线把一条指令分为取指、分析和执行三部分，且三部分的时间分别是 t
14、取指=2ns，t 分析=2ns，t 执行=1ns，则 100 条指令全部执行完毕需 （）ns?A.163 B.183 C.193 D.203例 1. 加法指令 ADD R1 , (R2)的微操作序列。例.设有一个盘面直径为 18in 的磁盘组，有 20 个记录面可用，每面有 5in 的区域用于记录信息，记录密度为 100 道/in 和 1000b/in（最内道） ，转速为 2400r/min，磁头道间移动时间为 0.2ms：（1）计算该盘组的非格式化容量、数据传输率和平均存取时间；（2）若格式化后每磁道划分 7 个扇区，表示出磁盘地址格式。例 1. 某计算机系统有 4 级中断，优先权由高到低为
15、 1 级、2 级、3 级、4 级。假定屏蔽位为 0，对应中断请求可以进入排队判优电路；为 1，对应的中断请求被屏蔽：（1）若不改变中断响应次序，各中断级的屏蔽字各是什么？（2）若把中断完成处理次序改为 1 级4 级3 级2 级，则各中断级的屏蔽字各是什么？此时若 3 级、2 级同时申请中断服务，在 3 级中断处理完毕后正在执行 2 级中断过程中，4级中断又请求服务，当前面 3 个中断处理完毕，CPU 执行用户程序时，2 级和 1 级中断又先后请求中断服务，画出中断处理次序图；（3）若 4 个级别的中断同时请求中断服务，画出中断次序改变（即（2）的改变）前后的中断过程示意图？例 2. 设中断屏蔽位 0 对应开放，1 对应屏蔽，各级中断屏蔽位设置如下：（1）中断响应次序为 1、2、3、4，其中断处理次序是什么？ （2）若所有中断处理都需要 3 个时间单位，当用户程序正在运行时，同时发生 2、3 级中断请求，过两个时间单位后又同时有 1、4 级中断请求，画出中断处理时空图？ 例 13：将(100.25)10 转换成短浮点数格式。10iiFA
