1、第四章 存储器,教学目标： 1、了解存储器的分类，理解层次结构 2、掌握主存储器的组成和访问过程 3、理解主存储器的存储原理 4、掌握存储器的扩展原理 5、掌握高速缓冲存储器的原理及地址映射关系 6、掌握海明码的配置 7、理解提高访存速度的原理 教学重点： 1、存储器的扩展原理及设计过程 2、高速缓存的原理、相关计算及地址映射的设计 3、存储器校验原理,第四章 存储器,4.1 概述4.2 主存储器4.3 高速缓冲存储器4.4 辅助存储器,4.1 概述,4.1.1 存储器分类4.1.2 存储器的层次结构,4.1.1 存储器分类,1 按存储介质分类,（1）半导体存储器,（2）磁表面存储器,TTL、
2、MOS,磁头、载磁体,（3）磁芯存储器,硬磁材料、环状元件,（4）光盘存储器,激光、磁光材料,易失,非易失,2 按存取方式分类,（1）存取时间与物理地址无关（随机访问）,随机存储器 在程序的执行过程中可 读 可 写,只读存储器 在程序的执行过程中只 读,（2）存取时间与物理地址有关（串行访问）,顺序存取存储器 磁带,直接存取存储器 磁盘,3 按在计算机中的作用分类,存储器,Flash Memory,高速缓冲存储器（Cache）,磁盘、磁带、光盘,4.1.2 存储器的层次结构,1 存储器三个主要特性的关系,快,小,高,（2）缓存-主存层次和主存-辅存层次,辅存,缓存,（速度）,（容量）,缓存-主
3、存,主存-辅存,虚拟存储器,虚地址,逻辑地址,主存储器,实地址,物理地址,4.2 主存储器,4.2.1 概述 4.2.2 半导体存储芯片简介 4.2.3 随机存取存储器（RAM） 4.2.4 只读存储器（ROM） 4.2.5 存储器与CPU的连接 4.2.6 存储器的校验 4.2.7 提高访存速度的措施,4.2.1 概述,1 主存的基本组成,2 主存和CPU的关系,3 主存中存储单元地址的分配,高位字节 地址为字地址,低位字节 地址为字地址,按 字节 寻址,按 字 寻址,按 字 寻址,设地址线24根,224=16M,若字长为16位,8M,若字长为32位,4M,4 主存的技术指标,（1）存储容量
4、,（2）存储速度,主存 存放二进制代码的总数量,存取时间存取周期,存储器的访问时间 读出时间 写入时间,连续两次独立的存储器操作 （读或写）所需的最小间隔时间,（3）存储器的带宽,位/秒,读周期 写周期,4.2.2 半导体存储芯片简介,1 半导体存储芯片的基本结构,地址线（单向）,数据线（双向）,芯片容量,10,14,1,4,16K*1位,1K*4位,存储芯片片选线的作用,用16K*1位的存储芯片组成64K*8位的存储器,32片,2 半导体存储芯片的译码驱动方式,（1）线选法,（2）重合法,0, 0,I/O,4.2.3 随机存取存储器（RAM）,1 静态RAM（SRAM）,（1） 静态RAM基
5、本单元电路,T1 T4 触发器,T5、T6 行开关,T7、T8 列开关,T7、T8 一列共用,A 触发器原端,A 触发器非端,1）静态RAM基本电路的读操作,1）静态RAM基本电路的写操作,（2）静态RAM芯片举例,存储容量1K*4位,Intel2114外特性, Intel 2114 RAM 矩阵 (64 64) 读, Intel 2114 RAM 矩阵 (64 64) 读, Intel 2114 RAM 矩阵 (64 64) 读, Intel 2114 RAM 矩阵 (64 64) 读, Intel 2114 RAM 矩阵 (64 64) 读, Intel 2114 RAM 矩阵 (64 6
6、4) 读, Intel 2114 RAM 矩阵 (64 64) 读, Intel 2114 RAM 矩阵 (64 64) 读, Intel 2114 RAM 矩阵 (64 64) 读, Intel 2114 RAM 矩阵 (64 64) 写, Intel 2114 RAM 矩阵 (64 64) 写, Intel 2114 RAM 矩阵 (64 64) 写, Intel 2114 RAM 矩阵 (64 64) 写, Intel 2114 RAM 矩阵 (64 64) 写, Intel 2114 RAM 矩阵 (64 64) 写, Intel 2114 RAM 矩阵 (64 64) 写, Inte
7、l 2114 RAM 矩阵 (64 64) 写, Intel 2114 RAM 矩阵 (64 64) 写,（3）静态RAM读时序,tOHA 地址失效后的数据维持时间,（4）静态RAM写时序,2 动态RAM（DRAM）,（1）动态RAM基本单元电路,0,1,1,0,读出与原存信息相反,写入与输入信息相同,0,无电流,1,有电流,读出时数据线有电流 为“1”,写入时Cs充电 为“1”放电 为“0”,（2）动态RAM芯片举例,1）三管动态RAM芯片（Intel 1103）读,单元电路,读 写 控 制 电 路,2）三管动态RAM芯片（Intel 1103）写,读 写 控 制 电 路,3）单管动态RAM
8、4116（16K*1位）外特性,4）4116（16K*1位）芯片读原理,63,0,5）4116（16K*1位）芯片写原理,63,0,读出放大器,（3）动态RAM时序,行、列地址分开传送,读时序,数据 DOUT 有效,写时序,数据 DIN 有效,（4）动态RAM刷新,1）集中刷新（存取周期为0.5 s）,以32*32矩阵为例,“死区”为 0.5 s*32=16 s,“死时间率”为 32/4000*100%=0.8%,2）分散刷新（存取周期为1 s）,以128*128矩阵为例,tC = tM + tR,无“死区”,存取周期为 0.5 s+0.5 s,3）分散刷新与集中刷新相结合,若每隔2ms集中刷
9、新一次,将刷新安排在指令译码阶段，不会出现“死区”,“死区”为0.5 s,“死区”为64 s,对于128*128的存储芯片（存取周期为0.5 s）,每行的刷新时间仍为0.5 s,3 动态RAM与静态RAM的比较,DRAM SRAM,存储原理,电容 触发器,集成度,高 低,芯片引脚,少 多,功耗,小 大,价格,低 高,速度,慢 快,刷新,有 无,主存,缓存,4.2.4 只读存储器（ROM）,1 掩模ROM（MROM）,行列选择线交叉处有MOS管为“1”,行列选择线交叉处无MOS管为“0”,2 PROM（一次性编程）,3 EPROM（多次性编程）,（1）N型沟道浮动栅MOS电路,D端加正电压 形成
10、浮动栅 S与D不导通为“0”,D端不加正电压 不形成浮动栅 S与D导通为“1”,紫外线全部擦洗,（2）2716EPROM的逻辑图和引脚,4 EEPROM（多次性编程）,电可擦写,局部擦写,全部擦写,5 Flash Memory（快擦型存储器）,EPROM,价格便宜 集成度高,EEPROM,电可擦洗重写,具备RAM功能,比E2PROM快,4.2.5 存储器与CPU的连接,1 存储器容量的扩展,（1）位扩展（增加存储字长）,用两片 1K*4位 存储芯片组成 1K*8位 的存储器,10根地址线,8根数据线,（2）字扩展（增加存储字的数量）,用两片 1K*8位 存储芯片组成 2K*8位 的存储器,11
11、根地址线,8根数据线,（3）字、位扩展,用8片 1K*4位 存储芯片组成 4K*8位 的存储器,12根地址线,8根数据线,2 存储器与CPU的连接,（1）地址线的连接,（2）数据线的连接,（3）读/写线的连接,（4）片选线的连接,（5）合理选用芯片,（6）其他 时序、负载,例题4.1,设CPU有16根地址线、8根数据线，并用MREQ#作为访存控制 信号（低电平有效），用WR#作为读写控制信号（高电平为 读，低电平为写）。现有下列存储芯片：1K4位RAM、 4K8位RAM、 8K8位RAM、 2K8位ROM、 4K8位 ROM、 8K8位ROM及74ls138译码器和各种门电路，画出 CPU与存
12、储器的连接图，要求如下： 主存地址空间分配： 6000H67FFH为系统程序区； 6800H6BFFH为用户程序区。 合理选用上述存储芯片，说明各选几片。 详细画出存储芯片的片选逻辑图。,例4.1 解答过程,（1）写出对应的二进制地址码,A15 A14 A13 A11 A10 A7 A4 A3 A0,0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0,0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0,（2）确定芯片的数量及类型,（3）分配地址线,（4）确定片选信号,C B A,例4.1 CPU与存储器的连接图,2K*8位ROM,例4.2 假设同前，要求最小4K为系统程
13、序区，相邻8K为用户程序区,（1）写出对应的二进制地址码,（2）确定芯片的数量及类型,1片 4K*8位 ROM 2片 4K*8位 RAM,（3）分配地址线,（4）确定片选信号,例4.3,设CPU有20根地址线和16根数据线，并用IO/M#作为访存 控制信号，RD#为读命令，WR#为写命令。CPU可通过 BHE和A0来控制按字节或字两种形式访存（如下表所 示）。要求采用图所示芯片，门电路自定。试回答： （1）CPU按字节访问和按字访问的地址范围各是多少？ （2）CPU按字节访问时需分奇偶体，且最大64KB为系统程序区，与其相邻的64KB为用户程序区。写出每片存储芯片所对应的二进制地址码。 （3）
14、画出对应上述地址范围的CPU与存储芯片的连接图。,CPU访问形式与BHE和A0的关系, ,例题4.3 CPU与存储芯片的连接图,现有2764EPROM（8K*8位），外特性如下：,用138译码器及其他门电路（门电路自定）画出CPU和2764的连接图。要求地址为F0000HFFFFFH，并写出每片2764的地址范围。,习题：设CPU有20根地址线，8根数据线。并用IO/M#作访存控制信号。RD#为读命令，WR#为写命令。,4.2.6 存储器的校验,1 编码的最小距离,任意两组合法代码之间 二进制位数 的 最小差异 编码的纠错、检错能力与编码的最小距离有关,海明码是具有一位纠错能力的编码,2 海明
15、码的组成,组成海明码的三要素,海明码的组成需增添 ？ 位检测位,检测位的位置 ？,检测位的取值 ？,检测位的取值与该位所在的检测“小组”中承担的奇偶校验任务有关,各检测位Ci所承担的检测小组为,C1检测的g1小组包含第1, 3, 5, 7, 9, ,C2检测的g2小组包含第2, 3, 6, 7, 10, ,C4检测的g3小组包含第4, 5, 6, 7, 12, ,C8检测的g4小组包含第8, 9, 10, 11, 12, 13, 14, 15, ,gi小组独占第 位,gi和gj小组共同占第 位,gi、gj和gl小组共同占第 位,例题 按配偶原则配置0011的海明码,解：,取k=3,C1=3 5
16、 7=1,C2=3 6 7=0,C4=5 6 7=0,例4.4 求0101按“偶校验”配置的海明码,解：,根据,得k=3,海明码排序如下:,0,1,0,3 海明码的纠错过程,形成新的检测位Pi,其位数与增添的检测位有关,如增添3位（k=3）,P1=1 3 5 7,P2=2 3 6 7,P4=4 5 6 7,对于按“偶校验”配置的海明码,不出错时 P1=0 P2=0 P4=0,C1,C2,C4,解：纠错过程如下,P1=1 3 5 7=0,P2=2 3 6 7=1,P4=4 5 6 7=1,无错,有错,有错,例4.5,练习2 写出按偶校验配置的海明码 0101101的纠错过程,P1=1 3 5 7
17、=0,P2=2 3 6 7=0,P4=4 5 6 7=1,第四位错，可不纠,练习1 按配奇原则配置0011的海明码,配奇的海明码为0101011,4.2.7 提高访存速度的措施,采用高速器件,调整主存结构,采用层次结构 Cache 主存,1. 单体多字系统,增加存储器的带宽,2. 多体并行系统,(1) 高位交叉,顺序编址,(2) 低位交叉,各个体轮流编址,低位交叉的特点,在不改变存取周期的前提下，增加存储器的带宽,启动存储体 0,启动存储体 1,启动存储体 2,启动存储体 3,设四体低位交叉存储器，存取周期为T，总线传输周期为，为实现流水线方式存取，应满足 T 4。,连续读取 4 个字所需的时
18、间为 T(4 1),例题4.6 P106,4.3.1 概述4.3.2 Cache主存地址映像4.3.3 替换算法,4.3 高速缓冲存储器,1 问题的提出,避免CPU“空等”现象,CPU和主存（DRAM）的速度差异,程序访问的局部性原理,4.3.1 概述,2 Cache的工作原理,（1）主存和缓存的编址,主存和缓存按块存储 块的大小相同,B为块长,（2）命中与非命中,MC,主存块 调入 缓存,主存块与缓存块 建立 了对应关系,用 标记 记录与某缓存块建立了对应关系的 主存块块号,主存块 未调入 缓存,主存块与缓存块 未建立 对应关系,（3）Cache的命中率,CPU欲访问的信息在Cache中的
19、比率,命中率 与Cache的 容量 与 块长 有关,一般每块可取4至8个字,块长取一个存取周期内从主存调出的信息长度,CARY_1 16体交叉 块长取16个存储字,IBM 370/168 4体交叉 块长取4个存储字,（64位*4=256位）,(4) Cache 主存系统的效率P111例4.7,效率 e 与 命中率 有关,设 Cache 命中率 为 h，访问 Cache 的时间为 tc ，访问 主存 的时间为 tm,3 Cache的基本结构,Cache存储体,由CPU完成,4 Cache的 读写 操作,写 注意Cache 和主存的一致性,写直达法（Write through）,写回法（Write
20、 back）,写操作时数据既写入Cache又写入主存,写操作时只把数据写入 Cache 而不写入主存 当 Cache 数据被替换出去时才写回主存,写操作时间就是访问主存的时间，读操作时不 涉及对主存的写操作，更新策略比较容易实现,写操作时间就是访问 Cache 的时间， 读操作 Cache 失效发生数据替换时， 被替换的块需写回主存，增加了 Cache 的复杂性,4.3.2 Cache主存的地址映象,1 直接映象,每个缓存块 i 可以和 若干个主存块 对应,每个主存块 j 只能和 一个缓存块 对应,i=j mod C,2 全相联映象,主存 中的 任一块 可以映象到 缓存 中的 任一块,3 组相
21、联映象,某一主存块j 按模 Q 映射到 缓存 的第 i组 中的 任一块,i=j mod Q,地址映像小结,直,全相联,组相联,某一 主存块 只能固定 映射到 某一 缓存块,某一 主存块 能 映射到 任一 缓存块,某一 主存块 能 映射到 某一 缓存 组 中的任一块,不灵活,成本高,P120 例题,练习题,有一全相联Cache系统，Cache由8个块构成，CPU送 出的主存地址流序列分别为01101B、10010B、 01101B、10010B、10010B、00100B、01000B和 01010B，即十进制为13、18、13、18、8、4、8、 10，求： (1)每次访问后，Cache的地址分配情况。 (2)当Cache的容量换成4个块，地址流为00110B、 01111B、00110B、01101B、01011B、01010B、 01000B和00111B时，求采用先进先出替换算法的相 应地址分配和操作。,
