1、EDA技术与VHDL,第4章 QiartuaII的HDL输入设计,KX康芯科技,4.1 十进制计数器实现流程,4.1.1 建立工作库文件夹和编辑设计文件,图4-1 选择编辑文件的语言类型,KONXIN,4.1 十进制计数器实现流程,4.1.2 创建工程,图4-2 利用“New Preject Wizard”创建工程cnt10,KONXIN,4.1 十进制计数器实现流程,4.1.2 创建工程,图4-3 将所有相关的文件都加入进此工程,KONXIN,4.1 十进制计数器实现流程,4.1.2 创建工程,图4-4 选择目标器件EP1C3T144C8,KONXIN,4.1 十进制计数器实现流程,4.1.
2、2 创建工程,图4-5 将Max+plusII工程转换为QuartusII工程,KONXIN,4.1 十进制计数器实现流程,4.1.3 编译前设置,图4-6 选择目标器件EP1C3T144C8,KONXIN,4.1 十进制计数器实现流程,4.1.3 编译前设置,图4-7选择配置器件的工作方式,KONXIN,4.1 十进制计数器实现流程,4.1.3 编译前设置,图4-8 选择配置器件和编程方式,KONXIN,4.1.4 全程编译,图4-9 全程编译后出现报错信息,KONXIN,4.1 十进制计数器实现流程,4.1.5 时序仿真,图4-10 选择编辑矢量波形文件,KONXIN,4.1 十进制计数器
3、实现流程,4.1.5 时序仿真,图4-11 波形编辑器,KONXIN,4.1 十进制计数器实现流程,4.1.5 时序仿真,图4-12 设置仿真时间长度,4.1 十进制计数器实现流程,4.1.5 时序仿真,图4-13 vwf激励波形文件存盘,4.1.5 时序仿真,图4-14 向波形编辑器拖入信号节点,4.1 十进制计数器实现流程,4.1.5 时序仿真,图4-15 设置时钟CLK的周期,4.1 十进制计数器实现流程,4.1.5 时序仿真,图4-16 选择总线数据格式,4.1 十进制计数器实现流程,4.1.5 时序仿真,图4-17设置好的激励波形图,4.1.5 时序仿真,图4-18 选择仿真控制,K
4、ONXIN,4.1 十进制计数器实现流程,4.1.5 时序仿真,图4-19 仿真波形输出,KONXIN,4.1 十进制计数器实现流程,4.1.5 时序仿真,图4-20 选择全时域显示,4.1.6 应用RTL电路图观察器,图4-21 cnt10工程的RTL电路图,KONXIN,4.2 引脚设置和下载,4.2.1 引脚锁定,图4-22 GW48实验系统模式5实验电路图,4.2 引脚设置和下载,4.2.1 引脚锁定,图4-23 Assignment Editor编辑器,KONXIN,4.2 引脚设置和下载,4.2.1 引脚锁定,图4-24 已将所有引脚锁定完毕,4.2 引脚设置和下载,4.2.2 配
5、置文件下载,图4-25 选择编程下载文件,4.2 引脚设置和下载,4.2.2 配置文件下载,图4-26加入编程下载方式,4.2 引脚设置和下载,4.2.2 配置文件下载,图4-27 双击选中的编程方式名,4.2 引脚设置和下载,4.2.2 配置文件下载,图4-28 ByteBlasterII编程下载窗,4.2 引脚设置和下载,4.2.3 编程配置器件,图4-29 ByteBlaster II接口AS模式编程窗口,4.2 引脚设置和下载,4.2.3 编程配置器件,图4-30 AS模式编程成功,4.3 SignalTapII实时测试,1打开SignalTap II编辑窗,图4-31 SignalT
6、ap II编辑窗,2调入待测信号,3SignalTap II参数设置,图4-32 SignalTap II编辑窗,KONXIN,4.3 SignalTapII实时测试,4文件存盘,图4-33 设定SignalTap II与工程一同综合适配,KONXIN,4.3 SignalTapII实时测试,5编译下载,图4-34 下载cnt10.sof并准备启动SignalTap II,6启动SignalTap II进行采样与分析,4.3 SignalTapII实时测试,图4-35 SignalTap II采样已被启动,6启动SignalTap II进行采样与分析,KONXIN,4.3 SignalTapI
7、I实时测试,图4-36 SignalTap II数据窗设置后的信号波形,6启动SignalTap II进行采样与分析,7SignalTap II的其他设置和控制方法,KONXIN,习 题,4-1. 归纳利用QuartusII进行VHDL文本输入设计的流程：从文件输入一直到SignalTap II测试。 4-2. 由图4-35、4-36，详细说明工程设计cnt10的硬件工作情况。 4-3. 如何为设计中的SignalTap II加入独立采用时钟？试给出完整的程序和对它的实测结果。 4-4. 参考Quartus II的Help，详细说明Assignments菜单中Settings对话框的功能。 （
8、1）说明其中的Timing Requirements & Qptions的功能、使用方法和检测途径。 （2）说明其中的Compilation Process的功能和使用方法。 （3）说明Analysis & Synthesis Setting的功能和使用方法，以及其中的Synthesis Netlist Optimization的功能和使用方法。 （4）说明Fitter Settings中的Design Assistant和Simulator功能，举例说明它们的使用方法。 4-5. 概述Assignments菜单中Assignment Editor的功能，举例说明。 4-6. 说明Change
9、 Manager的功能。,实 验 与 设 计,4-1. 组合电路的设计 (1) 实验目的：熟悉Quartus的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。 (2) 实验内容1：首先利用Quartus完成2选1多路选择器（例3-3）的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出图3-3所示的仿真波形。最后在实验系统上进行硬件测试，验证本项设计的功能。(3) 实验内容2：将此多路选择器看成是一个元件mux21a，利用元件例化语句描述图3-18，并将此文件放在同一目录中。,实 验 与 设 计,以下是部分参考程序： . COMPONENT MUX2
10、1APORT ( a，b，s : IN STD_LOGIC;y : OUT STD_LOGIC);END COMPONENT ； .u1 : MUX21A PORT MAP(a=a2，b=a3，s=s0，y=tmp); u2 : MUX21A PORT MAP(a=a1，b=tmp，s=s1，y=outy); END ARCHITECTURE BHV ; 按照本章给出的步骤对上例分别进行编译、综合、仿真。并对其仿真波形作出分析说明。,实 验 与 设 计,(4) 实验内容3：引脚锁定以及硬件下载测试。若选择目标器件是EP1C3，建议选实验电路模式5（附录图8），用键1(PIO0，引脚号为1)控制
11、s0；用键2(PIO1，引脚号为2)控制s1；a3、a2和a1分别接clock5(引脚号为128/92)、clock0(引脚号为123/93)和clock2(引脚号为124/17)；输出信号outy仍接扬声器spker(引脚号为129)。通过短路帽选择clock0接256Hz信号，clock5接1024Hz，clock2接8Hz信号。最后进行编译、下载和硬件测试实验（通过选择键1、键2，控制s0、s1，可使扬声器输出不同音调）。 (5) 实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。,实 验 与 设
12、 计,(6) 附加内容：根据本实验以上提出的各项实验内容和实验要求，设计1位全加器。 首先用Quartus完成3.3节给出的全加器的设计，包括仿真和硬件测试。实验要求分别仿真测试底层硬件或门和半加器，最后完成顶层文件全加器的设计和测试，给出设计原程序，程序分析报告、仿真波形图及其分析报告。 (7) 实验习题：以1位二进制全加器为基本元件，用例化语句写出8位并行二进制全加器的顶层文件，并讨论此加法器的电路特性。,实 验 与 设 计,4-2. 时序电路的设计 (1) 实验目的：熟悉Quartus的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。 (2) 实验内容1：根据实验4-1的步骤和
13、要求，设计触发器(使用例3-6)，给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。 (3) 实验内容2：设计锁存器(使用例3-14)，同样给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。(4) 实验内容3：只用一个1位二进制全加器为基本元件和一些辅助的时序电路，设计一个8位串行二进制全加器，要求：,实 验 与 设 计,1、能在8-9个时钟脉冲后完成8位二进制数（加数被加数的输入方式为并行）的加法运算，电路须考虑进位输入Cin和进位输出Cout； 2、给出此电路的时序波形，讨论其功能，并就工作速度与并行加法器进行比较； 3、在FPGA中进行实测。对于GW48 EDA实验系统，
14、建议选择电路模式1（附录图3），键2，键1输入8位加数；键4，键3输入8位被加数；键8作为手动单步时钟输入；键7控制进位输入Cin；键9控制清0；数码6和数码5显示相加和；发光管D1显示溢出进位Cout。 4、键8作为相加起始控制，同时兼任清0；工作时钟由clock0自动给出，每当键8发出一次开始相加命令，电路即自动相加，结束后停止工作，并显示相加结果。就外部端口而言，与纯组合电路8位并行加法器相比，此串行加法器仅多出一个加法起始/清0控制输入和工作时钟输入端。 提示：此加法器有并/串和串/并移位寄存器各一。 (5) 实验报告：分析比较实验内容1和2的仿真和实测结果，说明这两种电路的异同点。详
15、述实验内容3。,实 验 与 设 计,4-3. 设计含异步清0和同步时钟使能的加法计数器 (1) 实验目的：学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。 (2) 实验原理：实验程序为例3-22，实验原理参考3.4节，设计流程参考本章。 (3) 实验内容1：在Quartus上对例3-22进行编辑、编译、综合、适配、仿真。说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。 (4) 实验内容2：引脚锁定以及硬件下载测试（参考4.2节）。引脚锁定后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。 (5) 实验内容3：使用SignalTap II
16、对此计数器进行实时测试，流程与要求参考4.3节。,实 验 与 设 计,(6) 实验内容4：从设计中去除SignalTap II，要求全程编译后生成用于配置器件EPCS1编程的压缩POF文件，并使用ByteBlasterII，通过AS模式对实验板上的EPCS1进行编程，最后进行验证。 (7) 实验内容5：为此项设计加入一个可用于SignalTap II采样的独立的时钟输入端（采用时钟选择clock0=12MHz，计数器时钟CLK分别选择256Hz、16384Hz、6MHz），并进行实时测试。 (8) 思考题：在例3-22中是否可以不定义信号 CQI，而直接用输出端口信号完成加法运算，即： CQ = CQ + 1？为什么？ (9) 实验报告：将实验原理、设计过程、编译仿真波形和分析结果、硬件测试实验结果写进实验报告。,
