1、1业内最优的完整的 FPGA 设计验证解决方案ALDEC FPGA Verification Platform由上海安戴信息技术有限公司（ ALDEC China）提供2009-02-11ALDEC CHINA- 2 -目 录1 前言 3（1-1 ）FPGA 设计验证遇到的挑战 .3（1-2 ）美国 ALDEC 公司简介 .42 业内领先的完整的 FPGA 设计验证平台 52-1 高级 Linting 工具 ALINT 72-1-1 根据设计项目或者研发小组要求进行规则配置 .92-1-2 根据配置的规则策略进行设计自动检查 .102-1-3 分析检查报告结果，进行设计改进 .112-2 Ac
2、itve-HDL 业内最优的完整的 FPGA 的设计验证环境 .112-2-1 Active-HDL 是业内最通用和最完整的 FPGA 设计验证系统 122-2-2 Active-HDL 的项目管理 132-2-3 Active-HDL 的设计输入 152-2-4 完备的测试平台创建解决方案 162-2-5 Active-HDL 的编译仿真和调试 182-2-6 其它功能 202-3 基于覆盖率分析等核心技术的设计评估系统 .21ALDEC CHINA- 3 -1 前言（1-1）FPGA 设计验证遇到的挑战现场可编程逻辑芯片（FPGA/CPLD）与 ASIC 芯片设计相比有其明显的特点,其产品
3、优势集中体现在以下几个方面: 更快的面市时间 - 无需布线、掩模和其它制造步骤。 无 NRE（临时花费） - 与 ASIC 设计有关的成本 缩短了设计周期 - 由于软件可以处理很多布线、布局和实现问题。 更加可预测的项目周期 - 由于消除了可能的 re-spin、晶圆容量等。 现场可重编程能力 - 可以远程上传新的比特流。而 ASIC 芯片设计，则在大容量生产时具有一定的成本优势及小型化等方面具有其相应的产品优势。过去 FPGA 用于速度/复杂度/ 容量较低的设计，而今天的 FPGA 则可以轻松突破 500 MHz 的性能障碍。FPGA 能够以更低的价格实现无可比拟的逻辑密度增加和一大批其它特
4、性（如嵌入式处理器、DSP 模块、时钟技术和高速串行） ，现已几乎成为任何设计的首选。正因为如此,可编程逻辑器件 (以下简称 FPGA)在各行各业得到普遍的使用。FPGA（现场可编程逻辑器件）产品的应用领域已经从原来的通信扩展到消费电子、汽车电子、工业控制、测试测量等广泛的领域。而应用的变化也使 FPGA 产品近几年的演进趋势越来越明显：一方面，FPGA 供应商致力于采用当前最先进的工艺来提升产品的性能，降低产品的成本；另一方面，越来越多的通用 IP（知识产权）或客户定制 IP 被引入FPGA 中，以满足客户产品快速上市的要求。此外，FPGA 企业都在大力降低产品的功耗，满足业界越来越苛刻的低
5、功耗需求。而随着设计需求的不断提高，在加之设计对象本身的不断变化，这就对 FPGA 研发工程师提出了越来越高的综合要求。而对于相应的设计验证手段也提出了越来越高的要求。目前厂商虽然在不断挖掘工艺极限的基础上推出容量更大、性能更优、集成模块更多的新器件同时，也对于其配套的开发软件进行更新。但由于其核心的竞争力在于器件（同时包括 CPU 核在内的 IP 核） ，所以对于其软件的更新往往局限于支持新的器件等相关内容，ALDEC CHINA- 4 -很难在开发工具有很大的突破和创新。这也导致了目前通常的 FPGA 的设计验证系统存在以下难以解决的问题： 缺少可以根据公司或者项目的不同特性提供可以灵活配
6、置的设计规范要求？这些规范应该是经过了大量的实践检验，且被证明是切实有效的。即如何保证一开始就进行正确的设计？ 缺少方便而快速的手段去检查设计是否严格按照规范进行，即如何保证设计正被正确地进行？ 缺少良好的统一的能支持不同的 FPGA 器件开发的一个设计验证环境。即如何保证设计在同一个环境中被一以贯之的完成从设计规划管理到最后设计的成功交付，确保设计的一致性和完整性？ 针对日渐成熟的 SOPC 产品如何确保进行完全意义上的软件/硬件协同验证技术？ 针对日趋复杂的设计，如何在市场的压力下快速地完成完全的设计验证和反复的调试任务？ 如何采用科学的评价系统去评价设计验证的可靠性和完整性？ 如何在特殊
7、行业如航空领域结合相关的质量保证标准开展准备无误的设计验证？而 ALDEC 公司作为自 1984 所成立以来一直专注于为业界提供最优的 FPGA 设计验证解决方案的 EDA 元老公司，在 FPGA 设计验证领域积累了长达 24 年的长期而丰富的经验，在设计验证领域中一直是世界的潮流引领者和佼佼者。同时，目前在全球范围包括世界 500 强相关公司在内的超过数万家的正式用户，正在使用着 ALDEC 公司的相关产品不断为全球的消费者提供着源源不断的高质量的产品。下面就结合目前 FPGA 设计验证系统中存在的主要难题及现状，结合 ALDEC 公司提供的业内领先的设计验证系统技术与大家进行分享。（1-2
8、）美国 ALDEC 公司简介Aldec 公司于 1984 年在美国成立至今已有 24 年历史，是致力于 EDA 工具的研发销售的国际化公司， 为全球 IC 设计师提供功能强大、易学易用的设计系统，并取得了多项专利技术。ALDEC 公司也是目前 EDA 行业中增长最快的公司之一， 公司自 1984 年成立以来每年都把其销售收入的主要部分投入到研发中，从而保证了其技术上的领先优势。全ALDEC CHINA- 5 -球主要的 FPGA/PLD 厂商如 Xilinx、Cypress 和 Quicklogic 等都极力推崇 Aldec 公司的FPGA/PLD、 ASIC 及 SoC 完全集成的设计系统，
9、 Aldec 公司也把其部分产品 OEM 给这些生产厂商作为其设计系统。ALDEC 公司还为各器件厂商提供的产品建立了完善的衔接系统，使其产品成为能支持各器件厂商系列产品的通用设计平台。随着芯片设计的规模越来越大、逻辑越来越复杂，今天的芯片设计要求工程师采用比以往任何时候更高层次的设计方法来进行设计。Aldec 公司为设计高密度 FPGA，大规模ASIC 及 SoC 芯片的工程师提供了一系列功能强大的混合设计输入、仿真等优秀软件，特别是其仿真验证技术已在业内达到领先水平，是目前功能最强大、速度最快、界面最友好的仿真器。同时 Aldec 在它的设计环境中提供了许多 IC 厂商设计工具的接口，并与
10、其实现了无缝链接。 Aldec 把综合、仿真技术与各种设计输入手段集成到一个环境中，为设计师提供了一个完整的设计解决方案。ALDEC 公司还开发了大量自有知识产权的 IP 核，都已经过 FPGA 和 ASIC 精确验证并投片测试，用户可以在现有的 ALDEC IP 核基础上，加一些自己的设计即可做成用户专用设计，从而大大缩短了设计周期，提高设计效率。目前 Aldec 公司的客户已经覆盖了全球所有主要的 IC 相关的民用和军品设计公司，包括全球知名民品厂商如：IBM 、Intel、Lucent、HP、Cisco, GE,GM, Ericsson 及美国军方如：US Defence Depart,
11、 NASA, US Space Alliance, US Air force, US Navy ,US Army 等等用户上万家, 个别客户一次性购买了上万套本公司的设计软件,在全球 EDA 业内绝无仅有随着近年来国内 IC 技术的普及与推广，ALDEC 产品也迅速在各国内 IC 设计相关行业得到了广泛的应用，用户包括国家 IC 设计基地，系统厂商，专业 IC 设计公司，各类研究所及相关院校，已成为非常流行的主流 EDA 产品，尤其在可编程芯片（FPGA ，PLD）设计领域占据绝对优势，领导着全球整个行业的设计潮流，ALDEC 公司的 Active HDL 产品被全球权威机构评为“全球业内用户
12、满意度最高，性价比最好，最易使用的专业 FPGA设计系统” 。2 业内领先的完整的 FPGA 设计验证平台一个完整的 FPGA 设计验证流程应如图 1 所示：ALDEC CHINA- 6 -设计规划 、 设计输入设计规则检查仿真测试平台搭建设计仿真调试S P E CA c t i v e - H D LI P规则集A L I N TA c t i v e - H D LG o l d e n V e c t o rA c t i v e - H D L覆盖率分析A c t i v e - H D L结束图 1 业内最优的完整的 FPGA 测试验证流程参考上图，ALDEC 公司推出了业内最优的完
13、整的 FPGA 设计验证解决方案，可以充分满足各种 FPGA 评测的需求。主要包括 4 个方面： 完整的设计规则检查器ALDEC ALINT，参考章节 2-1； 业内最优的，最完整的，最为通用的 FPGA 开发平台Active-HDL；参考章节2-2；ALDEC CHINA- 7 - 完备的测试平台创建解决方案ALDEC Active-HDL，参考章节 2-2-4； 完备的覆盖率分析平台ALDEC Active-HDL，参考章节 2-3由上文 4 个模块共同组成了动态仿真与静态规则检查相结合，黑盒方法与白盒方式互为补充的最为完整的 FPGA 设计验证解决方案。2-1 高级 Linting 工具
14、 ALINT俗话说得好：“没有规矩，不成方圆” 。做工程开发也一样。而对于 FPGA 项目开发而言，这个规矩很重要的部分内容就在于良好的代码规范，也就是平时我们所说的代码风格，统一的代码规范的重要性集中体现在： 使设计师在开发中有共同语言，便与相互之间的交流学习，更好地体现团队性。 避免潜在的设计问题，通常好的规范均来自于成熟经验总结，是先贤大师门的设计经验的总结。 指导设计，使设计师一开始便形成良好的代码书写习惯。 节省时间，避免的不必要的设计反复及从整个设计流程中反复查找以定位问题原因。 节省资金，设计早期发现并纠正设计缺陷在 RTL 开发阶段否则一旦到了设计后期才发现这些设计缺陷将会花费
15、巨额的资金。代码的规范既然如此重要，那么怎么样的规范才是我们所需要的呢？或者说我们应该依据什么来制定相关的设计规范呢？有没有一个相应的可参考的模式呢？回答当然是肯定的。我们有现成的成熟的规范要求（当然规范本身也还会在不断发展）和相应的成熟产品来帮助我们快速制定相关的代码规范，以指导设计的开展。ALDEC 公司的 ALINT 软件便提供一个易于使用的、具有成熟的规范的、并被各大型的公司所推荐使用的进行代码规范制定和检测的软件系统。ALINT 有以下突出的优势和特点： 通过对 HDL 代码的静态分析，避免了导致设计流程不同阶段的复杂的缺陷 支持动态的 RTL 代码分析，通过仿效综合最大限度地检测大
16、型设计可能存在的潜在设计缺陷 支持 STARC 的 RTL 级设计风格指导规则（市场占用率第一的指导规则） 针对违反的每条规则，提供全面的解释说明报告和帮助参考（也可用作设计规则指南）ALDEC CHINA- 8 - 规则完全可以定制可以随意定制通过配置文件的控制机制 灵活的使用许可方式（可以根据实际需求发布相应的规则集） 用户可以根据要求修改相应的规则 跨时钟域分析 多种的灵活方便的规则违反查看器，可以从多角度分析问题原因并解决问题使用 ALDEC 公司的 ALINT 软件可以非常方便地形成公司或者项目级的非常有针对性的设计规范，以指导和规范设计。ALINT 不仅在设计或者工程项目之始便帮助
17、确定相关的设计规范，而且在项目的开发过程中和阶段性结束或者甚至在进行相关项目的评测中随时用以进行评估和检测代码的质量或者检查并指导改进设计的质量。ALINT 软件针对规范和指导设计的应用，举个例子来说明的话：我们知道利用 HDL语言设计某一个功能时，通常会有多种实现的方式，但这其中往往会存在一个相对较优秀的实现方法和风格，而这便是 ALINT 规范所限定的重要内容部分，这样我们就可以从ALINT 的规范集和相应的文档及范例中得到相应的设计指导，避免了次好，甚至是错误的设计实现。下图表明了其使用的一般流程和规范。ALDEC CHINA- 9 -分析项目或者公司具体情况进行后续流程进行设计验证结合
18、 A L I N T 工具形成公司的设计规范集进行规范检测结束结合 A L I N T 提供的规则及违反观察器进行问题定位及解决开始如公司所使用的设计输入方法及语言 、 设计项目要求的可靠级别 、 项目的所使用时钟域基本分析等基于什么原则选择相应的规范 ， 各个规范违背时如何设计其报警的级别 ， 需要的设计规范包括哪几个方面等如综合 、 布局布线 、 S T A 分析及时序后仿真等 ALINT 的设计分析过程可以按照下图进行说明（只要简单的进行 1-2-3 步即可完成所有的分析过程）：1. 根据设计要求进行规则配置根据设计要求进行规则配置 2. 根据配置的规则进行设计自动检查根据配置的规则进行
19、设计自动检查 3. 分析检查的报告结果，设计改进分析检查的报告结果，设计改进 ALDEC CHINA- 10 -2-1-1 根据设计项目或者研发小组要求进行规则配置新的规则集新的规则集规则规则规则说明规则说明规则相应的参数规则相应的参数规则配置窗口充许用户方便地进行规则的选择、规则集的创建和配置、创建策略和自动生成相应的配置文件。ALDEC CHINA- 11 -2-1-2 根据配置的规则策略进行设计自动检查在控制台中显示规则的违反信息在控制台中显示规则的违反信息ALINT 支持通过命令行或者是 GUI 的图形界面进行相应的规则的检查，灵活方便。ALDEC CHINA- 12 -2-1-3 分
20、析检查报告结果，进行设计改进Linting 检查的结果既可以通过 GUI 的图形化的方式直观的察看，也可以保存为文本进行查看。而检查的结果可以依据规则、设计模块或者文件等多种方式进行过滤查看。在集成的环境中可以非常方便地在源代码和规则违反的信息之间进行交叉的链接查找，分析问题所在。有了统一的要求和规范，设计师便有了一个统一的交流基础，在此基础上便要进行了项目的具体的开发了，而针对 FPGA 设计验证，ALDEC 公司的 Active-HDL 提供了一个完整和高效的设计验证的环境。2-2 Acitve-HDL 完整的 FPGA 的设计验证环境目前，主流的 FPGA 厂商均提供了相应的其自身的开发
21、工具，但不同的工具其使用上会有较明显的差异，而 Active-HDL 提供了在一个统一界面下完成 FPGA 设计验证相关的所有过程，并且支持针对所有的 FPGA 器件的开发，是一个完整的全面的 FPGA 设计验证环境，提供了业界最优秀的解决方案。具体 Active-HDL 涵盖从设计项目的管理、设计输ALDEC CHINA- 13 -入、设计仿真、设计调试及设计文档的形成的所有的 FGPA 开发的整个设计验证过程。下面就结合 FPGA 的开发流程进行全面的详细的说明。2-2-1 Active-HDL 是业内最优的最完整的 FPGA 设计验证系统作为 FPGA 设计验证工具的主要供应商， Ald
22、ec 公司和全球 FPGA/PLD 厂商保持着良好的合作关系。全球主要的 FPGA/PLD 厂商如 Xilinx，Altera，Quicklogic 和 Cypress等都极力推崇 Alde 公司的 FPGA/PLD 的设计验证系统 Active-HDL。Active-HDL 支持所有 FPGA/PLD 厂商芯片的综合和布局布线工具。Active-HDL 的自动化流程管理器完成了从设计输入到逻辑综合、布局布线和最后的芯片配置完整的 FPGA项目开发流程。Active-HDL 是业内第一个完整的 FPGA 设计验证解决方案；它解决了FPGA/PLD 设计验证中的所有问题，对设计的各种文档进行了很
23、好的管理，把工程师从繁琐的文档管理中解放出来，将精力集中在设计上。Active-HDL 提供多种设计输入手段（包括源代码输入、方框原理图输入，状态机转移图输入等） 。它区别于其它设计手段单一的工具，提高了设计输入的灵活性和方便性，同时缩短了项目开发周期。基于 Aldec 公司和 FPGA/PLD 厂商的良好关系， Active-HDL 包含了所有 FPGA/PLD 厂商芯片的仿真库和符号库。这些库保证了仿真的正确性和稳定性，并且支持库版本的及时更新。Active-HDL 的仿真引擎采用多种先进算法将仿真速度提高了许多倍，仿真速度的问题得到了很好的解决。在 RTL 级功能仿真阶段，Active-
24、HDL 的仿真速度较其它同类产品快 3 到 5 倍；在 Timing 后仿真阶段， Active-HDL 的仿真速度比其它同类产品快 10 到 20 倍甚至以上。Active-HDL 通过一个仿真内核可以同时实现VHDL， Verilog，SystemVerilog，SystemC 语言以及 EDIF 网表的混和编译仿真（包括行为级，RTL 级，门级和时序仿真） ，解决了目前一般工具无法进行混合语言设计仿真的问题。工程师不再需要关注设计代码是否统一，将精力更加集中在设计的功能描述上。Active-HDL 还提供了很多其它实用的工具如 IP 核生成器，测试向量的自动生成，代码到图形的转换，仿真结
25、果覆盖率分析，不定态跟踪定位，各类第三方工具接口等等。Active-HDL 被全球权威机构评价为用户满意度最高，最易使用的 FPGA 设计验证工具。Active-HDL 通过友好的图形界面，丰富的设计范例指导，完备的工具手册和帮助文档使得工程师能够快速的掌握和高效的使用 Active-HDL 实现各种 FPGA 项目的设计验证。Active HDL 支持 Windows NT/XP/2000/Vista/Me/98 等 PC 操作系统。ALDEC CHINA- 14 -下图表明了 Active-HDL 作为业内最通用和最完整的 FPGA 设计验证系统的基本构成。H D L 代码编辑器代码到图形
26、转换工具方框原理图编辑器状态机转移图编辑器语言助手设 计 输 入V H D L / V e r i l o g / E D I F自动生成V H D L / V e r i l o g自动生成V e r i l o g 编译器 V H D L 编译器 E D I F 编译器仿真内核设 计 编 译 仿 真波形观察 / 编辑器 信号列表观察器进程观察W a t c h 窗口函数调用观察（ 高级 ） 数据流窗口存储器观察设 计 调 试项目 / 设计资源管理器设计浏览器自动流程管理器库管理器交互式控制台网络化多任务管理器版本控制管理器项 目 管 理2-2-2 Active-HDL 的项目管理Activ
27、e-HDL 提供了丰富的项目管理工具如自动流程管理器、版本控制管理器、库管理器、交互式控制台等等。工程师在整个 FPGA 项目开发过程使用这些工具对所有的操作进行管理，提高了项目开发的效率。同时，Active-HDL 的设计输入、设计编译仿真和调试等工具在项目管理工具的管理下实现无缝的开发流程。 自动流程管理器 最通用的 FPGA 设计流程管理Active-HDL 的自动流程管理器支持所有 FPGA 芯片厂商的综合和布局布线工具，并自带所有的 FPGA 器件仿真库。完成从设计输入到逻辑综合、布局布线和最后的芯片配置完整的 FPGA 项目开发流程。自动流程管理器实现了 FPGA 项目开发所有需要
28、的工具。既有设计的输入，也有FPGA 器件综合以及布局布线，同时还有行为级、RTL 级、门级和后仿真。无须工程师像以往那样在多种开发工具间手动导入导出项目，在提高 FPGA 开发效率的同时避免了人为的操作失误。Active-HDL 自带了所有 FPGA 器件的仿真库，因此无须工程师在设计仿真前手动编译生成 FPGA 器件的仿真库。自动流程管理器会根据用户选择的 FPGA 器件自动完ALDEC CHINA- 15 -成相应仿真库配置。自动流程管理器具有流程状态自动更新的功能，用户能够及时了解项目开发进程。自动流程管理器支持各种脚本的执行如 DO，Tcl 和 Perl 脚本，通过脚本的自动化运行提
29、高项目开发流程的效率。自动流程管理器能够快速完成用户项目在不同 FPGA 器件之间的移植，操作简单到只需在配置窗口中选择 FPGA 器件。然后由自动化流程管理器来完成相应的操作如更换器件仿真库等。 库管理器 自带有所有 FPGA 厂商器件库Active-HDL 自带了所有 FPGA 器件的仿真库和符号库。在进行仿真时无须工程师手动编译生成器件的仿真库。在进行原理图设计时无须工程师手动编译生成器件的符号库。库管理器提供了向导式窗口，帮助工程师快速实现自定义的仿真库，这些用户仿真库往往被用在 block-reused 的项目开发中。库管理器允许工程师对库进行属性设置、更新等操作；快速完成库内容的升
30、级。在FPGA 厂商器件升级的同时快速实现仿真库的同步更新。 版本管理器Active-HDL 自带的版本管理器实现了 FPGA 项目各个开发阶段版本的本地备份。工程师可以对每个版本编写版本号和注释文本。当需要调用旧版本的设计时，工程师只需选择相应的版本号即可。除此之外，Active-HDL 还提供了所有第三方版本管理工具的无缝接口如CVS，Clearcase 等。在 Active-HDL 环境下直接对所有的设计文件进行 check in 和 check out 等操作，完成项目各个开发阶段版本的网络化备份。 网络化多任务管理器（Server Farm Manager）Active-HDL 提供
31、了业内领先的网络多任务管理。目前，设计自动化领域中的新趋势是采用基于代码覆盖率的智能测试平台。然而，同传统的测试平台相比，这样的测试平台要求有相当多数量的仿真器。为了处理大量的测试向量及仿真结果，Aldec 公司开发了网络化多任务管理器（SFM：Server Farm Manager） 。SFM 能够以高效的网络化方式，管理上千个运行在网络中的仿真器。SFM 可以完成对设计文件的大量操作和各种控制，例如在多台机器上执行复杂的流程控制，存储、管理和比较验证的结果，提供错误报告和统计分析，优化 license 的使用，在网络节点发生故障时完成网络的自动化重配置，并且优化共享计算机能力的利用。SFM
32、ALDEC CHINA- 16 -还可以为用户选择性的提供处理基于不同语言的混合设计和测试平台，包括VHDL、 Verilog、SystemVerilog、SystemC 和 EDIF。 交互式控制台Acitve-HDL 提供了交互式的 Console 控制台窗口。它显示了所有 Active-HDL 工具产生的消息，并且提供 Error 或 Warning 消息的链接，工程师通过点击联接快速定位错误和警告消息的来源。同时，用户可以通过在控制台窗口中执行宏命令或执行DO、Tcl/Tk、 Perl 脚本完成项目开发的自动化控制。 多设计工作台（Multi-Design Workspace ）Act
33、ive-HDL 支持项目的多模块化设计，工程师将每一个模块作为一个设计进行开发。所有的模块设计可以存放在同一个工作台环境下，无须工程师像以往那样手动的将所有模块的代码重新组合再创建一个顶层的设计。 设计层次结构窗口设计层次结构窗口以树形显示了设计中的所有模块的层次结构关系和各层模块的信号及变量，同时在设计仿真时动态显示各信号和变量的值。 资源文件管理窗口资源文件管理窗口帮助工程师对项目的相关文件进行管理；例如波形文件，日志文件，DLL 动态联接库文件，make 编译关系管理文件等。2-2-3 Active-HDL 的设计输入Active-HDL 提供多种设计输入手段（包括源代码输入、方框原理图
34、输入，状态机转移图输入等） ，提高了设计输入的灵活性和方便性，提高了设计输入的效率。Active-HDL 的语言助手可以帮助工程师快速、准确的完成 VHDL、Verilog、Handel-C 或 SystemC 源代码的编写，同时也提供了 Active-HDL 宏命令和脚本语法的模板。Active-HDL 的语法规则检查工具提供了多种语法规则的检查，如可综合语法规则、可仿真语法规则、DFT 设计规则等，工程师可以尽早的发现设计代码中存在的错误和风险。Active-HDL 还提供了第三方文本编辑器接口，允许用户在 Active-HDL 环境下使用第三方文本编辑器实现 HDL 代码的编辑。Acti
35、ve-HDL 的 IP 核生成器可以自动产生 IP 核的 RTL 源代码或者基于特定 FPGA厂商器件的门级代码。 丰富的项目导入手段ALDEC CHINA- 17 -为了减少将现有的设计称植到 Active-HDL 环境的中工作量，方便项目的开发，Active-HDL 支持直接将如 ISE、Synplify 等工程项目导入到自身的开发环境中，然后进行少量的设置即可进行相应的后续开发了。 HDL 代码编辑器HDL 代码编辑器能够快速实现 HDL 代码的编写。它支持基于代码语法的自动格式缩排，支持插入文档或网页超联接，支持代码的树形结构生成，支持用户操作的自动记录及重复，支持代码的逐行调试及断点
36、插入等功能。 方框原理图设计输入方框原理图编辑器允许工程师采用原理图的方式对设计结构进行描述，并且在编译后自动生成 Verilog、VHDL 或 EIDF 文件。在编译前，用户可以对原理图进行 DRC 检查，以保证单元之间连接的正确性。工程师可以将 FPGA 厂商器件的符号库以及用户自定义的符号库拖入到方框原理图编辑器窗口中直接使用。 状态机转移图设计输入状态转移图编辑器支持层次化的状态机，支持多个复位信号，支持异步状态机。同时，用户还可以设置编译后自动生成的 Verilog 或 VHDL 代码的风格。Active-HDL 支持删除状态机转移图中的 Aldec 公司图标。 IP 核生成器IP
37、核生成器包含了丰富的 IP 核硬件模型。包括基本的逻辑单元，算术逻辑单元，通信处理模块，数字型号处理模块，各种外设控制模块核。用户通过简易的参数化操作便能获得可仿真、可综合的高性能硬件模型的 RTL 源代码或者基于特定 FPGA 厂商器件的门级代码。2-2-4 完备的测试平台创建解决方案完成设计的输入以及设计规则的检查后，按照流程，需要对设计做仿真和调试。仿真是基于黑盒方法，需要对 DUT 加注测试激励。这也是仿真工作当中最具有创造性以及最为耗费时间的工作。ALDEC 公司针对测试验证向量的开发提出了专业的解决方案。ALDEC 的 Active-HDL 当中针对测试平台的搭建有如下解决方案：
38、图形向导的方式添加激励Active-HDL 当中提供了两种不同速度等级的波形格式，不论是那种波形当中，都可以通过 Simulator的方式图形化向导的方式添加激励，如时钟、计数器、热键、随机数等等，如下图：ALDEC CHINA- 18 -这种方式适用于中等规模，灵活性要求不是很高的用例当中。 自动生成 TestBench设计者可以通过 Active-HDL 的自动生成 Testbench 的向导根据已有的波形文件产生测试向量 Verilog 或 VHDL 代码。当已经有 golden model 的仿真结果波形文件或者是文本/数据文件时（可由 Matlab 等软件模型仿真时生成相应的激励/结
39、果数据文件） ，工程师无须再手工编写测试向量代码直接使用此功能自动生成测试向量。自动生成的测试向量不仅包含了信号激励，同时还包含了仿真结果检查功能，在仿真过程中自动判断 DUT 的输出是否正确或者是否与期望结果一致。向导界面如下图：通过 Active-HDL 提供的测试向量向导，用户可以针对任意的用例生成复杂的可订制的VHDL/Verilog 源代码 TestBench 文件。这些激励可以进一步修改，也可以直接应用到设计仿真过程中。如果没有相应的 Golden Vector 的话，Active-HDL 也会生成除了 Stimulus 以外的所有模版，在 DUT 端口比较多的情况下也会大大减少代
40、码的工作量，设计者只需要专注于激励部分的编写即可。ALDEC CHINA- 19 - 支持高级测试模型的仿真Active-HDL 完全支持基于 C/C+/SystemC/SystemVerilog 的仿真激励模型，所以设计者可以在更高级的层次上编写更有针对性，更加灵活的 C 语言 TestBench。 对于状态机自动生成 TestBenchActive-HDL 根据工程师输入的状态机转移图可以自动生成对应的测试向量 Verilog 或VHDL 代码。并且提供三种不同的仿真覆盖率。第一种覆盖率将遍历所有状态机转移图中的状态，第二种覆盖率将遍历所有状态以及状态跳转分支，第三种是遍历所有状态以及跳转
41、分支并且通过复位信号使得每个状态第一次被覆盖后回到的最初的复位状态。2-2-5 Active-HDL 的编译仿真和调试Active-HDL 的仿真内核采用先进的仿真算法使仿真速度的问题得到了很好的解决。在RTL 级功能仿真阶段，Active-HDL 的仿真速度较其它同类产品快 2 到 5 倍；在 Timing 后仿真阶段，Active-HDL 的仿真速度比其它同类产品快 5 到 10 倍甚至以上。Active-HDL 通过一个仿真内核可以同时实现 VHDL，Verilog，SystemVerilog，SystemC 语言以及 EDIF网表的混和编译仿真（包括行为级，RTL 级，门级和时序仿真）
42、 ，解决了目前一般工具无法进行混合语言设计仿真的问题。工程师不再需要关注设计代码是否统一，将精力更加集中在设计的仿真上。Active-HDL 提供很多调试工具如仿真结果覆盖率分析，不定态跟踪定位，目标追踪，高级数据流模型，存储器观察等。 混合语言单内核仿真Active-HDL 支持 VHDL、Verilog、SystemC 、EDIF 混合语言的单内核仿真，解决了以往设计代码格式不统一无法编译仿真的问题。工程师不需要关注设计代码是否统一直接对多语言的设计进行编译和仿真，将精力集中在设计的仿真上，从而提高了项目开发的效率。 EDIF 网表直接编译和仿真Active-HDL 是业内唯一支持 EDI
43、F 网表直接编译和仿真的工具。对于包含 EDIF 网表模型的设计，工程师不再需要先将 EDIF 网表模型手动改写成 HDL 代码，而直接对其进行编译仿真。在保证功能正确性的同时提高了项目开发效率。 编译仿真多级优化Active-HDL 提供了多个等级的编译仿真优化选项，很好地满足了工程师对编译仿真速度和调试能力的各种需求；对仿真占用内存资源、仿真波形文件大小以及仿真时间等各方面都进行优化。其中 Aldec 独有的 SLP 仿真加速技术使得设计的时序后仿真在速度上有了ALDEC CHINA- 20 -巨大的提升。 波形激励发生器对于小型的模块验证，工程师无须编写 testbench 代码，利用
44、Active-HDL 自带的波形激励直接对设计进行仿真。Active-HDL 提供了丰富的激励类型，如时钟信号，公式信号，计数器信号，随机信号和绘制信号等等。 自动事件原因定位自动事件原因定位帮助工程师针对仿真波形中特定的信号变化快速实现 HDL 源代码的定位。工程师无须再在大量的代码文件中对特定的波形信号变化进行源代码查找，自动事件原因定位将自动弹出 HDL 源代码编辑窗口，并将鼠标光标置于对应的代码处。 仿真后调试仿真后调试与普通的仿真调试方法不同。普通的仿真操作和调试操作是以交互的方式进行的，即边仿真边调试，这样的方法通常用于设计前期的模块功能仿真。当设计进入后期的系统功能仿真时，由于设
45、计代码量和测试激励代码量的巨增，以及必然存在的多次回归测试，这种交互式的仿真调试就显得效率低下。Active-HDL 的仿真后调试将交互的仿真和调试工作转变成先仿真后调试的方式。在对设计进行调试时无须再启动仿真引擎，直接在之前的仿真结果数据上进行快速的和无限次的调试工作。仿真后调试还可以实现多位验证工程师对设计的并行调试。通过将之前的仿真结果数据分发给不同的验证工程师，并为不同的验证工程师指定不同的验证目标，即可实现设计的并行调试，从而大大缩短整个项目的开发周期。 存储器观察窗口存储器观察器提供了白盒的方式存储器模型观察手段。在任意仿真时刻动态的显示存储器所有地址中的数据内容，并且以红色标识出
46、前一次仿真时刻到当前仿真时刻间所有变化过的数据单元。以往工程师在对含有 RAM 存储器的模块进行仿真时，无法对存储器单元进行白盒式的观察，所能观察的最多只能是 RAM 的接口总线信号。而等到工程师发现总线信号出现了错误，往往错误发生的时刻已经过去很久。例如在读 RAM 的 0A 地址时，发现读出的数据不对，那么这个错误的数据到底是什么时候写入到 RAM 的 0A 地址的呢？这是令工程师很头疼的问题。如果有了存储器观察窗口就可以很好的解决这样的问题。 信号代理系统提供的信号代理函数使得工程师无须修改用户设计，在 testbench 中直接通过signal_agent 函数调用用户设计内部模块的信
47、号。例如当工程师需要将多个不同内部模块ALDEC CHINA- 21 -的信号实现异或逻辑，以往需要修改用户设计各层模块的端口申明，并将多个内部信号拉出到顶层端口然后再做逻辑。但是通过 signal_agent 函数可以避免这些烦琐的操作，同时也避免了修改用设计代码带来的风险。2-2-6 其它功能 Active-HDL 的设计文档的自动生成Active-HDL 支持有选择地进行将设计内容全部或者部分以 PDF 或者 HTML 格式自动导出。在导出相应的文档过程中可以进行诸如分页显示、定制文件的页面等控制手段，定制文档的相关内容。同时，Active-HDL 提供从 Code 到图形的自动转换功能
48、，以满足特殊的图形输出的要求。大大简化了项目的文档的制作。 快速仿真技术利用快速仿真技术引擎，确保项目的可靠在市场要求的时间内被全面可靠的验证在进行一个项目开发时，由于系统的复杂性和需求的不断变化，要求进行大量的测试向量的仿真，并确保均正确无误的结果，尤其是在进行项目的集成加回归测试阶段，这个矛盾更为突出，这是一个支持快速仿真的评估系统对于在市场要求的有限时间里完成相应的快速验证测试就起到至关重要的作用了。ALDEC 的设计评估系统提供针对不同开发阶段的可选择的快速仿真技术。 支持多种的外部接口利用现有的成熟资源，确保项目的可靠开发和效率在进行一个项目开发时，通常我们都会具有一些现成资源：如利
49、用现在成熟芯片以组成相应的电子系统、利用现有的成熟的 IP 以快速的进行系统的集成等。而要做到能够将现有的相关的资源能方便的进行集成使用，需要相应的环境提供相应的支持，即要支持各种类型的接口。ALDEC 公司的相应的设计评估系统目前支持以下的各种类型的接口资源： 提供 SWIFTTM SmartModels 库接口 提供 Denali 接口 提供 MATLAB/Simulink 的接口 提供 Debussy 的接口 提供 SystemC 的接口 提供 VHPI/PLI/VPI 的接口 提供 CoVer 接口 提供硬件仿真加速器的接口ALDEC CHINA- 22 -2-3 基于覆盖率分析等核心技术的设计评估系统通常一个设计在完成了设计和功能验证并确认正确后，便认为已经设计结束。其实不然。首先，由于系统本身的复杂性，如何确保所有的功能均已经得到验证？第二，验证的可靠性和充分性如何评估？要有一个合理的经得起实践检验的评估体系。第三，有没有更快速的验证手段？这样便能保证系统在有限的时间内完成全面的测试验证。第四，充分使用了外部可供使用的各种仿真接口资源了吗？因为这些现成的
