1、1多功能数字计时器设计姓名：杨会章学号: 1004220242专业：通信工程学院：电光学院指导教师：2021-9-152目录一、 设计内容简介3二、 电路功能设计要求3三、 电路原理简介3四、各单元电路原理1、脉冲发生电路 32、计时电路 43、译码显示电路4 5、校分电路54、清零电路66、报时电路 77、基本电路原理3图88、动态显示原理99、动态显示原理图1010、 波形图11五、实验中问题及解决办法11六、附录121、元件清单 12 2、 芯片引脚图和功能表 123、参考文献 154一、设计内容简介实验采用中小规模集成电路设计一个数字计时器。数字计时器是由脉冲发生电路，计时电路，译码显
2、示电路，和附加电路控制电路几部分组成。其中控制电路由清零电路，校分电路和报时电路组成。附加电路采用动态显示。二、电路功能设计要求1、设计制作一个 0 分 00 秒9 分 59 秒的多功能计时器,设计要求如下：1）设计一个脉冲发生电路，为计时器提供秒脉冲（1HZ） ，为报时电路提供驱动蜂鸣器的高低脉冲信号（1KHZ、2KHZ） ；2）设计计时电路：完成 0 分 00 秒9 分 59 秒的计时、译码、显示功能；3）设计清零电路：具有开机自动清零功能，并且在任何时候，按动清零开关，可以对计时器进行手动清零。4）设计校分电路：在任何时候，拨动校分开关，可进行快速校分。 （校分隔秒）5）设计报时电路：使
3、数字计时器从 9 分 53 秒开始报时，每隔一秒发一声，共发三声低音，一声高音；即 9 分 53 秒、9 分 55 秒、9 分 57 秒发低音（频率 1kHz） ，9 分 59 秒发高音（频率 2kHz） ；6）系统级联。将以上电路进行级联完成计时器的所有功能。7）可以增加数字计时器附加功能：定时、动态显示等。三、电路原理简介32678Hz 石英晶体振荡器产生的稳定的高频脉冲信号，作为数字钟的时间基准，再经分频器、D 触发器输出标准秒脉冲。秒计数器记满 60 后向分计数器进位。计数器的输出经译码器送显示器。记时出现误差时可以用校时电路进行校分，校秒。利用 74153 四选一数据选择器和 128
4、Hz、64Hz 时钟信号控制选择秒位、秒十位、分位输出到译码器，并选通相应的数码管，实现动态显示。四、各单元电路原理1、秒脉冲发生电路采用 32678Hz 的石英晶体多谐振荡器作为脉冲信号源。经分频器 CD4060的分频，从 Q14 端输出的 2Hz 的脉冲信号经 D 触发器组成的二分频电路得到1Hz 的秒脉冲信号。原理图如下：5RS1MR12Q3 7Q4 5Q5 4Q6 6Q7 14Q8 13Q9 15Q1 1Q12 2Q13 3CTC9RTC102M20pD2 Q5CLK3Q6S4R174LS74接 秒 位 CLK*注：下图中 4060 的引脚与实验中的引脚图不一样，下图的 Q13 相当于
5、实验中的 Q14。2、计时电路用 CD4518BCD 码计数器实现分位计数器和秒个位计数器；用 74LS161 做成一个模六计数器实现秒十位计数器。1HZ 脉冲信号接秒个位计数器的 CP 端，秒个位单元中的输出 Q3 通过一个非门接入 74LS161 的时钟端作为秒十位时钟信号秒十位记数的模六用反馈置数法，2Q0 和 2Q2 通过一与非门接入置数端，同时数据输入端均接地，实现 00000101 的模六功能。将计数位 2Q2 与非后作为驱动信号送入分计数器的 EN 端，分位 CP 端接地。原理图如下：CLK1E2 MR7Q03Q14Q25Q364518CLK9E10 MR15Q01Q112Q21
6、3Q3144518D03Q014D14Q113D25Q212D36Q31RCO15ENP7ENT10CLK2LOAD9MR174LS16113121RS1MR12Q37Q45Q54Q66Q714Q813Q915Q1 1Q122Q133CTC9RTC10R22M20p20pX1CRYSTALD2 Q5CLK3Q6S4R174LS74VCGND5674LS04GND分 位 秒 十 位 秒 位接 清 0控 制 端 接 清 0控 制 端 接 清 0控 制 端接 校 分 控 制 端1Hz3、译码显示电路采用 CD4511 显示译码器和七段共阴数码管实现显示功能。CD4511 的 ， 6分别接高电平 LT
7、、E 接高电平， LE 端接低电平，此时器件处于译码状态。电路连接过程中将各位计数器输出 Qa，Qb，Qc，Qd 与译码器 CD4511 的输入A，B ，C，D 连接。将译码器的输出 a，b ，c，d， e，f ，g 分别与数码管的相应端对接。数码管阴极串接一个 300 的限流电阻。原理图如下:A7 B1 C2 D6 LT3 BI4 LE/STB5QA13QB12QC1 QD10QE9 QF15QG144511GND+5VVCC300GND4、校分电路当开关打开，下方的与非门被选通，上方的与非门总是输出逻辑 1，秒十进位产生的脉冲送至分计数器的 EN 端；当开关关闭，上方的与非门被选通，下方与
8、非门总输出逻辑 1，校分 2Hz 信号送至分计数器的时钟端。消颤原理：用 RS 锁存器 712 374LS0109 874LS01312 174LS013 274LS04GND2QC 接 4518EN端12 3U1:A74LS045 6U1:B74LS0R1310KSW1SW-SPDT2Hz5、清零电路实现开机清零和控制清零功能。连接方法如图所示。刚开机时，由于电容上的电压不能突变，电容两端为低电平，经过第一个非门输出高电平，接到CC4518 的连个清零端，实现秒个位和分位的清零。在经过非门输出低电平，接到 74LS161 的清零端，实现秒十位的清零。开机后，按下开关后，电容被短路，两个非门的
9、输出端分别为高电平和低电平，实现异步清零。GNDR110K1 274LS04 3 474LS04C32uVC 接 秒 位 MR接 分 位 MR接 秒 十 位 MR86、报时电路功能：在 9 分 53 秒、9 分 55 秒、9 分 57 秒各报出一个低音，在 9 分 59 秒报出一个高音。各时刻各位对应的二进制码如下图：时刻 分位 秒十位 秒位9:53 1001 0101 00119:55 1001 0101 01019:57 1001 0101 01119:59 1001 0101 1001先控制分位和秒十位分别为 9 和 5，即 1001 和 0101。根据上表可以得出 CONTROL0=3
10、Qa & 3Qd & 2Qa & 2Qc。当秒位为 0011、0101 、0111 时，输出 1KHz 的低音调，可以得出控制发出表达式为 CONTROL1=CONTROL0 & 1Qa & CLK1khz (1Qb |1Qc)当秒位为 1001 时，发出 2KHz 的高音调，可以得出控制表达式CONTROL2=CONTROL0 & 1Qa & 1Qd & CLK2khz，将 CONTROL1 | CONTROL2 输入到 NPN 管的基极。原理图如下：1245 69101213 81245 612 3R130R1210k3QD2QA2QCVC12 31QA1D2KHz1KHz1QA3QA3D
11、2QA2C1QB1QC97、基本电路原理图：A7B1C2D6LT3BI4LE/STB5QA13B2QC1D0QE9F15QG4451CLK1E2MR7Q0314Q25364518CLK9E10MR15Q0112Q213344518D03Q0141413D25Q212363RCO15ENP7T10CLK2OAD9MR174LS16GND1312174LSRS1MR12Q3745Q5466Q71483Q9151Q22133CT9RTC10R22M 20p20pX1CYSTALD2 Q5CLK3 Q6S4R174LS74 12374LS0303030VC109 874LS0CT1312 174LS0
12、VCGNDGNDR110K 1 274LS043474LS045674LS0413 274LS041245 6 910123 81245 6 123R130R1210k3QD2AQC1KHzQAVC12 3C32uA7B1C2D6LT3BI4LE/STB5QA13B2QC1D0QE9F15QG4U4451A7B1C2D6LT3BI4LE/STB5QA13B2QC1D0QE9F15QG4U5451GND GND GND12 374LS012 374LS0R1310KSW1SW-SPDT8 动态显示原理。利用分频产生的 128Hz 和 64Hz 时钟信号控制四选一数据选择器的 A、B 端，分位分别
13、接四个数据选择器 Q3，秒十位接数据选择器的 Q2，秒位接数据选择器的 Q2。当 A=1、B=1 时，分位右底到高输入到 4511 译码器的 A、B 、C、D 端，10显示分位的数码管的阴极通过 300 的限流电阻接输入为 AB 的与非门，分位数码管阴极为低电平，秒位秒十位为高电平，只有分位数码管被选通，显示分；同理，A=0、B=1 时，秒十位信号将被选中，秒十位数码管阴极为低电平，分位、秒位数码管阴极为高电平，只有秒十位数码管将被选通，显示十秒；当A=1、B=0 时，秒位信号将被数据选择器选中，秒位数码管阴极为低电平，分位、秒十位阴极为高电平，只有秒位数码管被选通，显示秒。而当 A=0、B=
14、0 时，三个数码管阴极均为高电平，所以不显示。A、B 分别接 128Hz 和 64Hz 时钟信号时，人眼分别不了显示的间隔，所以实现了动态显示。原理图如下：A7B1C2D6LT3BI4LE/STB5QA13QB12QC1QD10QE9QF15QG14 4511X061Y7 1X151X241X332X0102Y9 2X112X2122X313A14B21E12E1574LS1531X061Y7 1X151X241X332X0102Y9 2X112X2122X313A14B21E12E151234561098GND303030VCGND1 10 9 8接 分 位 接 秒 十 位 接 秒 位64H
15、z128z9、动态显示原理图11A7B1C2D6LT3BI4LE/STB5QA13B2QC1D0QE9F15QG4 451CLK1E2MR7Q0314Q25364518CLK9E10MR15Q0112Q213344518D03Q0141413D25Q212363RCO15ENP7T10CLK2OAD9MR174LS161X061Y7 51X24332X0102Y912X1233A14B21E12574LS1531X061Y7 51X24332X0102Y9 12X1233A14B21E1251234561098GND+5V+5V1312174LS01HzRS1MR12Q3745Q5466Q71
16、483Q9151Q22133CT9RTC10R22M 20p20pX1CYSTALD2 Q5CLK3 Q6S4R174LS74 12374LS03030VC109 874LS0CT1312 174LS0VCGNDGNDR10K 1 274LS04 3474LS045674LS0413 274LS041 10 9 81245 6 910123 81245 6 123R130R1210k3QD2AQC1QA1KHzQAVC12 3C32uVCGND12 374LS012 374LS0R130KSW1SW-SPDT1210、波形图0:00 到 9:59 一个周期内的波形9:59 时下一秒从 0:00
17、 计时五、实验中问题及解决办法这个电路从原理设计到实际接线，所碰到的问题都不是原理上的问题。首先老师给我们将设计要求时，把要基本电路都讲解清楚了，只有附加电路稍微花了点功夫。问题是，拿到课题后没找到好的仿真软件，一直使用的 multisim 里卖弄缺少必要的元件，比如蜂鸣器和 cd4060，后来换了软件，使用 proteus 设计和仿真，终于解决了这个问题。设计动态显示时，如果实验室能够提供二线四线译码器活着三线八线译码器，就不必需要用非门和与非门组合来控制数码管的通断。在实际接线时，碰到了一个坏的 74ls32，花费了一些时间，电路由于布局不合理，接线凌乱，稍微接错的话就会浪费很多时间去查找
18、。总之，只要细心、布局合理，就会很顺利。13六、附录 1、元件清单名称 型号 数量二入与非门 74LS00 2 个D 触发器 74LS74 1 个四入与门 74LS21 2 个或门 74LS32 2 个四位二进制计数器 74LS161 1 个BCD 码计数器 CD4518 1 个分频器 CD4060 1 个译码器（驱动共阴） CD4511 3 个非门 74LS04 2 个10pF 1 个电容 20pF 2 个1K 1/8w 15 个300 3 个10K 1/8w 1 个电阻22M 1/8w 1 个晶振 32768Hz 1 个蜂鸣器 1 个数码管 共阴极（ 5V） 3 个直流稳压电源 1 台剥线
19、钳 1 个尖嘴钳 1 个万用表 1 个导线 若干2、 芯片引脚图和功能表 1）四位二进制计数器 74LS161 引脚图U2741LS61Cr CP A B C D S0 GNDLDS1QdQcQbQaQccVcc功能表14输 入 输 出CP CrLD1S0D C B A DQCBACQ清零 X 0 X X X X X X X 0 0 0 0 0送数 1 0 X X d c b a d c b a 0-12）双四位同步 BCD 码加法计数器 CD4518 引脚图U3CD45181CP1EN1Qa1Qb1Qc1Qd1CrVss2CP2EN2Qa2Qb2Qc2Qd2CrVdd功能表输入 输出Cr C
20、P EN DCBA清零 1 X X 0 0 0 0计数 0 1 BCD 码加法计数保持 0 X 0 保持计数 0 0 BCD 码加法计数保持 0 1 X 保持3）译码器 CD4511引脚图U4CD4511B C LI BI LE D A Vsse1d1c1b1a1g1f1Vdd功能表输 入 输 出LTILE D C B A g f e d c b a 字符测灯 0 X X X X X X 1 1 1 1 1 1 1 8灭零 1 0 X 0 0 0 0 0 0 0 0 0 0 0 消隐锁存 1 1 1 X X X X 显示 LE=01 时数据1 1 0 0 0 0 0 0 1 1 1 1 1 1
21、 01 1 0 0 0 0 1 0 0 0 1 1 1 0 11 1 0 0 0 1 0 1 0 1 0 0 1 1 21 1 0 0 0 1 1 1 0 0 1 1 1 1 3译1 1 0 0 1 0 0 1 1 0 1 1 1 0 4151 1 0 0 1 0 1 1 1 0 1 1 0 1 51 1 0 0 1 1 0 1 1 1 1 1 0 0 61 1 0 0 1 1 1 0 0 0 1 1 1 1 71 1 0 1 0 0 0 1 1 1 1 1 1 1 8码1 1 0 1 0 0 1 1 1 0 1 1 1 1 94）与非门 74LS00引脚图功能表A B Y=非（AB）0 0 10 1 11 0 11 1 05）与门 74LS21引脚图功能表A B Y=AB0 0 00 1 01 0 01 1 16）非门 74LS0416引脚图功能表A Y=非 A0 11 07）或门 74LS32引脚图功能表A B Y=A+B0 0 00 1 11 0 11 1 13、参考文献 1 数字逻辑电路与系统设计 蒋立平 电子工业出版社 2009 年
