1、第 7 章 存储器系统存储器是组成计算机的五大部件之一，是 计算机的记忆设备 。在物理 结构上，存储系统常分为三级：高速缓冲 Cache、主存、外存。为了满足存储器的大容量和低成本需求，就形成了内存- 外存存储层次。从整体看存储系统的速度接近于内存的速度，其容量接近于外存的容量，而每位平均价格接近于廉价的慢速的外存平均价格。在速度方面，计算机的内存和 CPU 大约有一个数量级的差距，这显然限制了 CPU 的性能。为了解决速度与成本的矛盾，在 CPU 和内存中间设 置 Cache 是解决存取速度的重要方法。 这就构成了高速缓存-内存层次。上述两种存储层次在现代微机中同时都采用，满足了现代微型计算
2、机对存储系统的速度快、容量大且价格低廉的要求。在 CPU 和内存中目前的 计算机中，一般用半导体存储器作为主存储器（简称主存或内存），存放当前正在执行的程序和数据，而用磁 盘、磁 带、光盘作为外存储器或辅助存储器（简称外存或辅存），存放当前不在运行的大量程序和数据。在本章中主要介绍用作内存的半 导体存储器。7-1 存储器分类及性能半导体存储器的分类方法有很多种，如图 7-1 所示。按器件原理来分，有双极型存储器和 MOS 型存储器；按存取方式来分，有随机存取存储器（RAM）和只读存储器（ROM） ；按存储原理来分，有静态存储器（SRAM）和动态存储器（DRAM） ；按信息传送方式来分，有并行（
3、按字长的所有位同时存取）存储器和串行（按位存取）存储器。近年来由 Intel 公司推出一种被称为闪速存储器（flash memory）的新型半导体存储器，其特点是既具有 RAM 易读易写、体积小、集成度高、速度快等优点，又有 ROM 断电后信息不丢失等优点，是一种很有前途的半导体存储器。 半 导 体 存 储 器 随 机 存 储 器 RAM只 读 存 储 器 ROM双 极 型 RAMOS型 RAM静 态 RAM动 态 RAM掩 膜 式 ROM可 编 程 PROM可 擦 式 E电 可 擦 式 EPROM图 7-1 半导体存储器的分类7-1-1 存储器分类1. RAM 随机存取存 储器（Random
4、 Access Memory）CPU 根据 RAM 的地址可对存储器中数据进行读取，也可方便和快速地写入数据，通过使用电信号完成读写操作。同时，RAM 必须有直流电源供电，一旦电源中断，数据就会丢失。因此，RAM 只能用于暂存数据。按照集成电路内部结构的不同。RAM 又分为两种：（1）SRAM 静态 RAM（Static RAM ）一般用 6 个 MOS 管构成的触发器组成 1 位作为基本存储单元。因此集成度相对来说较低，功耗也较大。静态 RAM 速度非常快，只要电源存在静态 RAM 中的内容就不会消失。在一般情况下，高速缓冲存储器（Cache memory）用它组成。（2）DRAM 动态 R
5、AM（Dynamic RAM）微型机原理及应用150动态 RAM 是采用单管作为基本存储单元，以电容器中有无电荷分别代表二进制的 1 或 0。由于电容存在自然放电的趋势，因此动态 RAM 需要周期地充电、刷新来保持数据存储。动态 RAM 的结构简单，因此它的集成度高，成本较低，另外耗电也少，但它需要支持刷新的电路。DRAM 运行速度较慢，SRAM 比 DRAM 要快 25 倍，一般，PC 机的标准存储器都采用 DRAM 组成。2. ROM 只读存储器（Read Only Memory）ROM 存储器是将程序及数据固化在芯片中，数据只能读出，不能写入；电源关掉，数据也不会丢失，它通常用来存放固定
6、不变的程序（如操作系统的程序或用户固化的程序） 、汉字字型库、字符及图形符号库等。由于它和读写存储器分享主存储器的同一个地址空间，故仍属于主存储器的一部分。ROM 按集成电路内部结构的不同，可分为下面三种：（1）PROM 可编程 ROM（Programmable ROM）一次性写入的存储器，写入后，只能读出其内容，而 ROM 中的内容不能再进行修改。PROM 写过程是带电操作，由供应商或用户在芯片出厂后写入一次，写入或“编程”过程需要特殊的设备。PROM提供了灵活性和方便性，ROM 在大批量生产时仍具有吸引力。（2）EPROM 可擦除、可编程 ROM（Erasable PROM）EPROM 允
7、许用户多次写入信息，写入操作由专用的写入设备完成。写入之前应先擦除原来写入的信息。它的擦除信息的方式是通过紫外光照射 15 分钟左右，使得存储单元都初始化成相同的状态，以便重新写入新数据。EPROM 比 PROM 更贵，但它有可多次改写的优点。（3）EEPROM 电可擦除可编程 ROM（Electrically Erasable PROM）EEPROM 是一种在任何时候可写入，而无需擦除原先内容，且只需修改一个或几个字节地址的写一次读多次存储器。它的擦除信息的方式为电擦除，即用特定的电信号对其进行擦除，可在线操作，因此使用很方便。EEPROM 的写操作比读操作要长得多，每字节需要几百 s 的时
8、间。它把不易丢失数据和修改灵活的优点组合，修改时只需要使用普通的控制、地址和数据总线。EEPROM 比 EPROM 贵，结构不够紧凑以及每芯片上位数较少。3. 闪速存储器（Flash Memory）它是在 20 世纪 80 年代中期推出的一种半导体存储器，其价格和功能介于 EPROM 和 EEPROM 之间。与 EEPROM 一样，闪速存储器于 EEPROM 一样，使用电可擦除技术，整个闪速存储器可以在一至几秒钟内被擦除，速度比 EPROM 快得多。另外，它能擦除存储器的某些快，而不是整块芯片。7-1-2 存储器的性能指标存储器的类型不同，其性能指标也不相同，在构成微型计算机硬件系统时需要全面
9、考虑。通常应注意的问题有以下几点： 1. 存储器容量 在微型计算机中，存储器以字节为单元。每个单元包含 8 位二进制数，也就是一个字节。存储器的容量指的是存储器所能容纳的最大字节数。由于存储容量一般都很大，因此常以 KB、MB 或 GB 为单位。目前高档微型计算机的内存容量一般为 32 MB4 GB。存储器容量越大，存储的信息量也就越大，计算机运行的速度也就越快。存储一位二进制信息的单元称为一个基本单元（存储细胞） 。对于 32MB 的存储器，其内部有 32 M8 个基本单元。存储器芯片多为8 结构，称为字节单元。也有1，4 结构的存储器芯片，这样的芯片应互相拼接成字节单元才能使用。 2. 存
10、取周期 很多类型的存储器的读/写操作不能截然分开，比如，有的在读操作后要进行读后重写，有的写操作前要先作读操作。那么，存储器的存取周期是指从接收到地址，到实现一次完整的读出和写入数据的时间称为存取周期，是存储器进行连续读和写操作所允许的最短时间间隔。计算机的运行速度与存储器151第 7 章 存储器系统的存取周期有着直接的关系，因此它是存储器的一项重要参数。在一般情况下，存取周期越短，计算机运行的速度才能越快。双极型半导体存储器的存取周期一般为几至几百纳秒，MOS 型存储器的存取周期一般为十几至几百纳秒，例如常用的 HM62256（32 K 8）的存取周期为 120ns200 ns。 一个存储器
11、系统的存取周期不仅与存储器芯片的存取周期有关，而且还与存取路径中的缓冲器以及地址/ 数据线的延时有关，往往是三者之和。目前 SDRAM 内存条的存取周期 PC-100 内存条为8ns12ns，PC-133 内存条为 7ns，由此可计算它们的最高工作频率分别为：12583MHz 和 143MHz，之所以能如此高速是本章介绍的多种技术的综合结果。 3. 功耗 半导体存储器属于大规模集成电路，集成度高，体积小，但是散热不容易，因此在保证速度的前提下应尽量减小功耗。一般而言，MOS 型存储器的功耗小于相同容量的双极型存储器。4. 可靠性 可靠性是指存储器对电磁场、温度变化等因素造成干扰的抵抗能力（亦称
12、电磁兼容性） ，以及在高速使用时也能正确地存取（称动态可靠性） 。半导体存储器采用大规模集成电路工艺制造，内部连线少，体积小，易于采取保护措施。与相同容量的其他类型存储器相比，半导体存储器抗干扰能力强。5. 集成度 存储器由若干存储器芯片组成。存储器芯片的集成度越高，构成相同容量的存储器的芯片数就越少。半导体存储器的集成度是指在一块数平方毫米芯片上所制作的基本存储单元数，常以“位/片”表示，也可以用“字节/片”表示， MOS 型存储器的集成度高于双极型存储器，动态存储器的集成度高于静态存储器，这也是动态存储器普遍用做微型计算机主存储器的原因。 6. 其他其他还应考虑输入输出电平是否与外电路兼容
13、，对 CPU 总线负载能力的要求，使用是否方便灵活以及成本价格等。7-2 随机存储器随机存取存储器中任何存储单元的内容都可被随机存取，而且存取时间与存储单元的物理位置无关。其特点是存取速度快，容易与 CPU 的速度相匹配。其缺点是一旦断电，所存储的数据便会丢失，因而不利于信息长期保存。根据存储器芯片内部基本单元电路的结构，RAM 分为静态 RAM 及动态 RAM。7-2-1 静态随机存储器（SRAM ）1. 静态 RAM 的构成静态 RAM 存储一位信息的单元电路可以用双极型器件构成，也可用 MOS 器件构成。在此仅介绍MOS 器件构成的静态 RAM。信息“0”或者“1” ，只要不掉电， “0
14、”或“1”状态将一直保持，除非重新写入新的数据。同样对存储器单元信息的读出过程，也是非破坏性的，读操作后，所保存的信息不变。图 7-2 是 MOS 静态存储器的存储单元的基本结构。它由六个 MOS 管组成，其中 T1T4 组成两个反相器，T 1 和 T2 交叉耦合构成 RS 触发器，用来存储信息，而 T3 和 T4 分别是 T1 和 T2 的负载管。T 5 和T6 与两条位线 1、2 连接，作为传送读、写信号的控制门。当单元被选中时，字选择线保持高电平，T 5和 T6 导通，触发器与位线连通，可以完成读写操作。向存储单元写入 0、1 是采用双边写入的原理。当选中存储单元完成写入时，只要位线 1
15、、2 分别送高电位和低电平，或分别送低电平和高电平，便可迫使触发器状态发生变化，从而把信息写入单元。如，位线 1 送低电平、位线 2 送高电平，位线 2 便通过T6 向 T1 栅极充电，使 T1 导通，而 T2 栅极通过 T5 和位线 1 放电，使 T2 截止，从而单元便写出了“1”态。同理可写入“0”态。读出存储单元内容采用单边读出的原理，当选中需要读出存储单元时，若原微型机原理及应用152来单元处于“1”态（T 1 导通，T 2 截止） ，就有电流自位线 1 经 T5 流向 T1，从而在位线 1 产成一个负脉冲。由于 T2 截止，因而位线 2 不产生负脉冲。若触发器处于“0”态，情况正好相
16、反。这样，就可以根据两条位线中哪一条有负脉冲来判断触发器的状态。 位 线 2位 线 1 字 选 择 线VDVGT1 T2T3 T45 6图 7-2 MOS 静态存储器的存储单元RAM 由若干个存储单元构成，每个存储单元存放一位二进制信息“1”或者“0” ，为了存入和读出方便，存储单元通常设计成矩阵形式，称为存储体阵列。如图 7-3 所示，有 64 个存储单元，排列成88 的存储矩阵，每行、每列各有 8 个存储单元，每一行的八个单元的字线 W 连在一起，因而有八条字线。每一列的八个存储单元的位线 D 也连在一起，因而有八条位线。这个存储矩阵工作时，只要在某一字线上加正脉冲，其余七条字线处于低电平
17、，就能对这一字线上的八个存储单元同时进行读出或写人。该存储矩阵可以存储八个八位二进制数。如果存储器有 N 条字线，M 条位线，则存储器的容量为NM。 W0W1W7. .D0D01D1D7D7图 7-3 存储矩阵2. SRAM 的例子SRAM 的芯片有不同的规格，常用的有 2101（256x4 位） ，2102（1Kx1 位） 、2114（1Kx4 位） 、4118（1Kx8 位） 、6116（2Kx8 位） 、6264（8Kx8 位）和 62256（32Kx8 位）等。随着大规模集成电路的发展，SRAM 的集成度也在不断增大。现以 2114 为例进行介绍。如图 7-4 所为 Intel 211
18、4 的框图和引脚配置图，它是一种曾经广泛使用的小容量 SRAM 芯片，容量位 1K4 位。芯片的 引脚为片选信号， 为低电平，存储器芯片选中，CSCS允许对其进行读/写操作。其中 为读写控制引脚，当其为高电平时，对选中的单元进行读出；当其WR/为低电平时，对选中的单元进行写入。芯片的地址总线为 10 根，引脚为 A0A9，数据总线为 4 根，引脚为 I/O1I/O4。芯片内部的地址译码是两级译码结构，分为列选和行选，其中 5 根地址引脚用于行译码，另 5 根地址引脚用于列译码，译码后在芯片内部排成 32 条行选线，这样就可以选中 1024 个单元中任何一个存储单元。153第 7 章 存储器系统
19、存 储 单 元64行 X64列数据输入 数据输出列 I/O电 路列 选 择行选择A9 63063.A0 A3.I/O4I/O132CSWR/ a11a223a34a4 b1b2b3b4871615a15 b1214Aa19a287a36a4 b1b2b3b401123A65A3A01A2 A8A9VCGNDCS I/O12I/O34WR/图 7-4 Intel 2114 的框图和引脚图7-2-2 动态随机存储器（DRAM ）动态 RAM 基本单元主要有 4 管动态 RAM、3 管动态 RAM 及单管动态 RAM 组成，它们各有其特点。4 管动态 RAM，使用管子多，使芯片容量小，但器件的读出过
20、程就是刷新过程，因此不用为刷新而另外增加逻辑电路。3 管动态 RAM，所用管子少一点，但读/写数据线分开，读/ 写选择线也分开，并要另外增加刷新电路。单管动态 RAM，所用器件最少，但读出信号弱，要采用灵敏度高的读出放大器来完成读出功能。1. 动态 RAM 的构成单管动态 RAM 由一个晶体管 Q 和一个电容 C 构成，其存储单元如图 7-5 所示。它集成度高，成本低，耗电少，但它是依靠电容存储电荷来决定存放信息是“1”或“0” ，而电容具有自放电的特性，因此必须定时对电容充电，即称作刷新。它的工作原理为，写操作时，行和列的选择信号为“1” ，基本存储单元被选中，Q 管导通，数据线上的信息通过
21、刷新放大器和 Q 管送到电容 C，即完成了数据写入存储单元。读操作时，先由行地址译码，某行选择信号为“1”时，Q 管导通，由刷新放大器读取电容 C 上的电压值折合为“0”或“1” ，再由列地址译码，使某列选通。行和列均选通的基本存储单元允许驱动，并读出数据，读出信息后由刷新放大器对其进行重写，以保存信息。 单管存储单元的优点是线路简单，单元占用面积小，速度快。但它的缺点是：读出是破坏性的，故读出后要立即对单元进行“重写” ，以恢复原信息。2. 动态 RAM 的例子现以 Intel 2164 为例，说明 DRAM 芯片的内部结构及引脚情况。 DRAM 2164 的简化结构框图，如图 7-6 所示
22、。（1）内部结构2164 是 64K1 位的 DRAM 芯片。在 2164 芯片内部分为 128128 矩阵，每个译码矩阵配有 128 个读出放大器，及一套 I/O 控制电路。2164 是 64K 编址单元需要 16 根地址线，但芯片只有 8 根地址线引脚 A7A0，需分时复用，这 8 根地址线分两次送入 16 位地址进行寻址。先送入 8 位行地址，由行地址选通信号 控制下送入行地址RS锁存器内锁存，行地址为 RA7RA0；然后送入 8 位列地址，由列地址选通信号 控制下送入列地址C锁存器锁存，列地址为 CA7CA0。 行、列地址译码器共同产生实际的存储单元地址，完成读写的操作。行地址 RA7
23、 与列地址 CA7 选择 4 套 I/O 控制电路之一，及 4 个译码矩阵之一。对于某一地址码，只有一个 128128 矩阵及其 I/O 控制电路被选中。写入数据时， 上输入低电平，数据加载在 DIN 数据输WE入线上，数据被写入指定单元；读出数据时， 上输入高电平，被访问的存储单元的信息通过 DOUT线输出。微型机原理及应用154刷 新 放大 器 QC列 选 择 信 号 行 选 择 信 号数 据 线图 7-5 单管动态存储单元128X128存 储 阵 列 128X128存 储 阵 列128X128存 储 阵 列 128X128存 储 阵 列地址锁存器 4取 1I/O门 控 数 据 输 出缓
24、冲 器行 时 钟缓 冲 器 数 据 输 入缓 冲 器列 时 钟缓 冲 器 写 允 许 时钟 缓 冲 器.A76A0RASCASWEDOUTDIN图 7-6 2164 DRAM 芯片的结构框图（2）引脚及功能2164 DRAM 的引脚图，如图 7-7 所示。 a11a223a34a4 b1b2b3b46151413a18a276a35a4b1b2b3b4910112NCDIN A3A0A12 A76DOUTVCGNDWE ASRS 54图 7-7 2164 芯片引脚图其中：A7A0：地址线：读/写控制线， 1 为读出，WEWE0 为写入：行选通信号RAS：列选通信号CDIN：数据输入DOUT：数
25、据输出155第 7 章 存储器系统VCC：+5VGND：地引脚 1 空闲未用。在该系列的新产品中，将该引脚作为自动刷新端。3. 动态 RAM 的刷新前面已经讲到，动态 RAM 都是利用电容存储电荷的原理来保存信息的，由于 MOS 管输入阻抗很高，存储的信息可以保存一段时间，但时间较长时电容会逐渐放电使信息丢失，所以动态 RAM 需要在预定的时间内不断进行刷新。所谓刷新，即把写入到存储单元的数据进行读出，经过读放大器放大之后再写入以保存电荷上的信息。典型的刷新时间间隔为 2ms。虽然每进行一次读写操作，实际上也进行了刷新，但读/ 写操作是随机的，不能保证内存中所有的 RAM 单元在 2ms 中可
26、以由读 /写操作来刷新，因此要安排存储器刷新周期及刷新控制电路来系统地完成对动态 RAM 的刷新。动态存储器的刷新是按行进行的，每刷新一行的时间称为一个刷新周期。如果一个存储器包含若干存储芯片，则各片可以同时刷新。若其中容量最大的一种芯片其行数为 128，则每刷新一遍存储器需要安排 128 个刷新周期。刷新方式有集中刷新方式、分散刷新方式和异步刷新方式三种，其中异步刷新方式兼有前两种方式的优点。7-3 只读存储器通常把使用时只读出不写入的存储器称为只读存储器（ROM） 。ROM 中的信息一旦写入就不能进行修改，其信息断电之后仍然保留。ROM 器件具有结构简单，位密度比读/写存储器高，非易失性和
27、可靠性高等特点，一般用来存放系统启动程序，常驻内存的监控程序，参数表，字库等，用户设计的单片机或单板机系统中也可用它来存放用户程序。ROM 芯片与 RAM 芯片的内部结构类似，主要由地址寄存器、地址译码器、存储单元阵列、输出缓冲器及芯片选择逻辑等部件组成，如图 7-8 所示，其电路比较简单。制作 ROM 的半导体材料有二极管、MOS 场效应管和双极型三极管等。因制造工艺和功能不同，可分为掩膜 ROM（MROM） 、可编程ROM（PROM） 、可擦写可编程 ROM（EPROM）和电可擦可编程 ROM（E 2PROM） 。图 7-8 ROM 芯片的结构框图7-3-1 掩膜只读存储器（MROM ）掩
28、膜只读存储器采用掩模工艺制成，其内容由厂方生产时写入，用户只能读出使用而不能改写。只读存储器实质上是一种单向导通的开关阵列，可由二极管构成，也可由 MOS 管或双极型晶体管构成。 复合译码方式的 MOS 管只读存储器，如图 7-9 所示，用 MOS 管构成导电通路。10 位地址分成行、列两部分，分别送行地址译码器和列地址译码器。经译码，交叉处为选中单元。若有 MOS 管的位表示存 1，否则没有 MOS 管的位表示存 0。图 7-9 所示是一种 1K1 只读存储器。这类 ROM 的编程（信息的写入）只能由器件制造厂在生产时定型，若要修改，则只能在生产厂重新定做新的掩膜，用户无法自己操作编程。微型
29、机原理及应用156 X地址译码器Y地 址 译 码 器 A6A5A43A01A2A9A8A7 T0T31T30 030310131图 7-9 MOS 管组成的只读存储器7-3-2 可编程只读存储器（PROM）可编程只读存储器买回时为全 0 或全 1 状态，用户可根据自己的需要进行一次性写入编程。在PROM 中，常采用二极管或双极型三极管作为存储单元，如图 7-10 所示。PROM 是将熔断丝或熔合丝串联在 ROM 单元电路中。用户在使用时，按照自己的需要，编程写入 1 或者 0 使其通过一个大的电流，让熔丝烧断开路或者熔合丝熔合短路。编程写入由专门的电路进行。一旦写入，只能读出使用，不能再修改。
30、PROM 相当于由用户完成 ROM 生产中的最后一道工序 向 ROM 中写入编码，其余同掩模ROM 的使用完全相同。 字 线 位 线熔 丝VC图 7-10 熔丝型 PROM 的存储单元7-3-3 可擦写可编程只读存储器（EPROM）为了适应程序调试的要求，针对般 PROM 的不可修改特性，设计出可以多次擦写的可编程ROM（EPROM） 。其特点是可以根据用户的要求用工具擦去 ROM 中存储的原有内容，重新写入新的编码。擦除和写入可以多次进行，同其它 ROM 一样，其中保存的信息不会因断电而丢失。实现 EPROM 的技术是浮栅雪崩注入式技术，信息存储由电荷分布决定，MOS 管的栅极被 SiO2
31、包围，称为浮置栅，控制栅连到字线。平时浮置栅上没有电荷，若控制栅上加正向电压使管子导通则ROM 存储信息为 “1”。EPROM 的存储单元电路原理图，如图 7-11 所示。编程写入时，若在漏极和衬底、漏极和源极间加上+25V 电压，使内部 PN 结反向击穿，形成较大的电流，部分电荷会在浮置栅上捕获注入。当电压移去后由于绝缘层的包围，注入的电荷无法泄漏，相当于管子开启电压提高，控制栅上加上正向电压（+5V）后，管子仍截止，ROM 存储信息为“0” 。当擦除时，通过其外部的一个石英玻璃窗，利用紫外线的照射，使浮置栅上的电荷获得高能而泄漏，恢复原有的全“0”或“1”状态，允许用户重新写入信息。这种
32、EPROM 芯片上，平时必须用不透明胶纸遮挡住石英窗口，以防因光线进入而造成信息流失。157第 7 章 存储器系统位 线字 线 EPROM图 7-11 EPROM 电路原理图7-3-4 电可擦可编程只读存储器（EEPROM）目前最常用的 EPROM 是通过电方法擦除其中的已有内容，通常也称为 电可擦除可编程ROM（ EEPROM） ，它和 EPROM 相比有许多优点，擦除时间短且工作可靠是最突出的特点，已逐渐替代了 EPROM。电可擦可编程只读存储器通过一定的电压（或电流）来擦除其中的信息，然后重新写入。它的主要特点是能在应用系统中在线改写，断电后信息保存，因此目前得到广泛应用。EEPROM
33、基本存储单元电路的工作原理，如图 7-12 所示。与 EPROM 相似，它是在 EPROM 基本单元电路的浮置栅的上面再生成一个浮置栅，前者称为第一级浮置栅，后者称为第二级浮置栅。可给第二级浮置栅引出一个电极，使第二级浮置栅极接某一电压 VG。若 VG 为正电压，第一级浮置栅极与漏极之间产生隧道效应，使电子注入第一浮置栅极，即编程写入。若使 VG 为负电压，强使第一级浮置栅极的电子散失，即擦除。擦除后可重新写入。EEPROM 允许选用两种擦除方式：（1）字擦除方式，有选择地擦除某一个字单元。 （2）数据块擦除方式，对某个数据块中的所有单元全部擦除。此外它擦除一个单元所需时间约为 10ms，比
34、EPROM 快得多。 行 选 线位 线 VG(WE)+电 压（ ， ） 215写 入 图 7-12 EEPROM 基本存储单元电路7-3-5 ROM 举例只读存储器的种类很多，常用的有 2764、27128、27256、27512、2864、28128、28256 等。现以27128 EPROM 为例，来介绍 ROM 的工作原理。27128 是一种 16 K8 的紫外线擦除可改写只读存储器，采用 HMOS 工艺制成，速度快，读取时间约 200 ns。它有 28 个引脚，采用双列直插式结构，其引脚分布，如图 7-13 所示。其中数据线 8 位 D7D0，地址线 14 位 A13A0。 为片选信号
35、， = 0 时，该芯片工作。 =1CEECE时，该芯片处于低功耗等待模式。 为数据输出控制信号，低电平有效。 为编程脉冲输入。V PPOEPGM为编程电压，工作时 VPP=VCC，编程时 VPP=+25V。最大工作电流为 100 mA，最大静止等待电流为 40 mA，编程电压为+25 V，编程负脉冲宽度为 50 ms，正常工作电压为5 V。微型机原理及应用158 A65A43A01A27 A89VCGNDPGMA10A1A12 13CEa11a223a34a4 b1b2b3b42872625a114a21312a31a4 b1b2b3b45161718a15a267a38a4 b1b2b3b4
36、243221a110 b19a19 b1202718D65D43D12 7VP OE图 7-13 27128 引脚图7-4 CPU 与存储器的连接CPU 在进行存储器的读写操作时，首先是在地址总线上给出地址信号，然后发出相应的读或写控制信号，最后才能在数据总线上进行数据交换，所以 CPU 与存储器的连接包括地址线、数据线和控制线的连接等三个部分。在连接时要考虑以下几个问题：（1）CPU 的负载能力一般 CPU 的负载能力为推动 18 个 TTL 电路。若采用 MOS 型存储器，直流负载小，CPU 可以直接与存储器芯片联接。在构成大容量的微机系统时，则要考虑增添缓冲器/驱动器来提高 CPU 的负
37、载能力。 （2）存储器的速度要与 CPU 匹配若存储器的速度较慢，不能满足 CPU 时序的要求时，则要考虑延长 CPU 访问存储器的时间，即插入等待节拍，或者选用高速存储器。 （3）存储器的地址分配和片选内存分为 ROM 区和 RAM 区，RAM 又分为系统区和用户区，每个芯片的片内地址，由 CPU 的低位地址来选择。一个存储器系统有多片芯片组成，片选信号由 CPU 的高位地址译码后取得。应考虑采用何种译码方式，实现存储器的芯片选择。（4）控制信号的连接8086 CPU 与存储器交换信息时，提供了以下几个控制信号： 、 、 、ALE、 和IOM/RDWRDT/等，这些信号与存储器要求的控制信号
38、如何连接才能实现所需要的控制功能。DEN（5）联线尽量短一些，以减少线路损耗和线间干扰。7-4-1 存储器容量扩展由于单块芯片的容量有限，不能满足实际的需要。因此，在计算机中，要组成一定容量和一定字长的存储器，必须把若干个存储器芯片连在一起，以扩展存储容量。每一块存储器芯片的地址线、数据线和控制线都必须和 CPU 建立正确的连接，才能进行正确的操作。通常对存储器的寻址有两个部分，将地址线的高位通过译码器或线性组合后输出作为芯片的片选信号，实现片间寻址，而地址线的低位直接接入存储器芯片，实现片间寻址。当单片存储器芯片的容量不能符合实际存储器的要求，就需要在字向和位向进行扩充才能满足需要。1. 位
39、扩展位扩展是指用多个存储器器件对字长进行扩充。159第 7 章 存储器系统位数的扩展是利用芯片的并联方式来实现的。即将 RAM 的地址线、 控制线和信号线对应地WR/并联在一起，而各个芯片的 I/O 作为字的各个位线，这样， I/O 端的位数就得到了扩展，位数等于几片RAM 位数之和。如图 7-14 所示的位扩展方式是用 2 个 2114 SRAM（1K4 位）芯片组成 1K8 位的存储器。图中每片 2114 存储器芯片字长 4 位，存储器字长 8 位，每片 4 位的 I/O 数据端分别作为数据总线的高 4 位和低 4 位，就构成 1K8 位的 RAM 存储器。CSWR/D0-31KX4 CS
40、WR/D0-31KX4D0-3 D4-7数 据 线D4-7WR/地 址 线A0-9 A0-9 A0-9图 7-14 位扩展连接方式2. 字扩展字扩展指的是增加存储器中字的数量。字扩展可利用外加译码器控制芯片的片选输入端来区分各芯片的地址范围，而各芯片的地址线、数据线、读写控制线相应并联。如图 7-15 所示的字扩展存储器是用 4 片 1K4 位的 RAM 芯片组成为 4K4 位的 RAM。图中数据线 D7D0 与各片的数据端相连，将地址总线低位地址 A9A0 与各芯片的 10 位地址端相连，而高两位地址线 A11，A 10 送入译码器（二四译码器） ，可译出四个编码（00，01，10，11）
41、，对应的输出分别与芯片的选片端相连。2 1 1 4 2 1 1 4 2 1 1 4 2 1 1 4A9- A0A9- A0A9- A0A9- A0D3- D0D3- D0D3- D0D3- D0C S C S C SC SR / WR / W R / W R / W译码器D3- D0R / WA9- A0A1 1A1 0图 7-15 字扩展连接方式3. 字位扩展实际存储器往往需要字向和位向同时扩充。一个存储器的容量 MN 位，若使用 LK 位存储器芯片，那么，这个存储器共需要 M/LN/K 片存储器芯片。这种扩展方式是前两种扩展方式的混合方式。如图7-16 所示，存储器由 2114 芯片经字位
42、扩展为 4K8 位的 RAM。由于 2114 芯片为 1K4 位，所以整个存储器共需要 4K/1K8/4=42=8 片 2114 芯片。由图可知，地址总线中的低 10 位（A 9A0）并行连接各芯片的地址端，还有高两位地址（A 11，A 10）连向译码器，产生四个片选信号，分别控制四组芯片。数据总线（D 7D0）分别与两片为一组的芯片连接。微型机原理及应用1602 1 1 4A9- A0C S2 1 1 4A9- A0C SR / W2 1 1 4A9- A0D7- D4C S2 1 1 4A9- A0D3- D0C SR / WD7- D0R / WA9- A0A1 1A1 02 1 1 4
43、A9- A0D7- D4C S2 1 1 4A9- A0D3- D0C SR / W2 1 1 4A9- A0D7- D4C S2 1 1 4A9- A0D3- D0C SR / WD3- D0R / WD7- D4R / WR / WR / W译码器图 7-16 字位扩展连接方式7-4-2 设计步骤 在完成具体的芯片容量扩展时，有以下设计步骤可以遵循。（1）尽可能选择与设计总容量接近的大容量存储芯片，可减少存储芯片数，以减轻系统总线的负载和设计复杂性。（2）根据所选用的存储器芯片型号，将若干芯片组成一组，使每一组包含的数据线为 8 条，例如选用 2114（1K4）时，用两片拼接（位扩展）组成
44、一组。如果已为8 结构的芯片就不必进行位扩充，例如 6264（8K8）每组一片即可。 （3）根据设计总容量确定需要多少组，例如每组容量为 1K8，总容量为 4KB 时则需 4 组。（4）将组内各芯片的片内地址线和读/写控制线对应并联在一起。 （5）将各组之间片内地址线对应并联，接到地址总线相应低位总线上。 （6）将地址总线高位总线和必要的控制总线信号（如： ，等）连接到地址译码器，原则是IOM/为每组存储芯片选择正确的译码输出作为各组的片选信号。 （7）将数据总线连接到各组芯片相应的数据线上。（8）将各组读/写控制信号与系统控制信号线中的相应信号直接联接。 有时需要在现有存储器区域的基础上扩充
45、与它连续的或不连续的存储器区域，设计原则依然可遵循上述八条。 7-4-3 存储器设计举例1. 74LS138 译码器在实际的应用中通常会用译码器，在此具体介绍常用的译码器 74LS138。74LS138 译码器的引脚及逻辑关系，如图 7-17 所示。该芯片有 3 个片选端 G1， 及 ，必须使 G11， = 0 及 = 0AG2BAG2B2时，允许译码输出，芯片才能有效工作，否则，输出全为高电平。C、B 、A 为 3 位输入端，输出为 8根选择线，由逻辑关系可知，仅仅与输入代码对应的选择线为低电平（有效） ，其它的选择线为高电平。161第 7 章 存储器系统a11a223a34a4 b1b2b
46、3b46151413a18a276a35a4b1b2b3b4910112ABCG1VCGNDB27YAG2 0Y12Y34Y56Y图 7-17 74LS138 译码器引脚及逻辑关系2. 设计举例某半导体存储器总容量 6K8 位。其中固定区 4K 字节，选用 EPROM 芯片 2716（2K 8/片） ；工作区 2K 字节，选用 SRAM 芯片（1K 4/片） 。地址总线 A15A0，双向数据总线 D7D0。存储器逻辑结构的核心是寻址逻辑，即如何根据地址码选择存储芯片，并进一步选择芯片内单元。具体设计过程如下。（1）芯片选取与存取空间分配先确定所需芯片数，并进行存储空间分配，作为片选逻辑的依据。
47、固定区：4K/2K8/8 = 21=2 片，芯片连接只使用字扩展方式；工作区：2K/1K8/4 =22=4 片，芯片连接需使用字位扩展方式。需要 EPROM 2716 共两片，分为两组每组 1 片；需要 RAM 2114 共 4 片，分为两组每组 2 片。整个存储空间分为 4 段，它们所占的地址空间（地址范围）如图 7-18 所示，可知哪些地址位可作为选片信号，哪些地址位可作为片内存储单元的选择。 A1514A1312A110A9A00111001001110010100 2K2KKKROMRAM0H07F8H0F1H13F40H17F图 7-18 芯片的地址范围（2）地址分配与片选逻辑芯片容
48、量 芯片地址 片选芯片 片选逻辑2K A10A0 CS0 12A2K A10A0 CS1 1K A9A0 CS2 01K A9A0 CS3 12总容量是 6K 单元，共需 12 位地址，即低 12 位 A12A0，高 3 位 A15A13 恒为 0，可以根据需要舍去不用。G1 AG2BC B A 输出1 0 0 0 0 0 =0，其余为 1Y1 0 0 0 0 1 =0，其余为 11 0 0 0 1 0 =0，其余为 121 0 0 0 1 1 =0，其余为 131 0 0 1 0 0 =0，其余为 14Y1 0 0 1 0 1 =0，其余为 151 0 0 1 1 0 =0，其余为 161
49、0 0 1 1 1 =0，其余为 17微型机原理及应用162对于两组 2176，每片容量 2K，需 11 位地址，应将低 11 位连接到芯片。对于两组 2114，每组（二块拼接）容量 1K，需 10 位地址，应将低 10 位 A9A0 连接到芯片。根据存储空间分配关系来确定片选逻辑，对于 2716 的片选信号，输入为 A12，A 11；对于 2114 的片选信号，输入为 A12，A 11，A 10。（3）芯片连线图根据对寻址逻辑的设计，可画出存储器的逻辑图，如图 7-19 所示。7413827162716 214214214214D3-074A10- A9-0 A9-0A12A13CBAA145IOM/ AG2B10Y12YWR/数 据 总 线地 址 总 线 A10图 7-19 存储器逻辑图7-4-4 80X86 与存储器的连接1. 8086 存储器8086CPU 有 20 位地址线，可寻址 1MB 的存储空间，其空间实际上被分为两个 512KB 的存储体，分别为奇地址存储体和偶地址存储体。奇地址存储体与 8086 数据总线中
