1、武汉理工大学EDA（电子设计自动化设计说明书） 0绪论本次课程设计通过利用 quartusII软件实现序列发生器。从而对 EDA进一步的熟悉，了解，和掌握。通过本课程的学习，可以了解硬件描述语言编程方法 ,掌握 VHDL编程方法，掌握序列发生器的形成。 EDA是电子设计自动化（Electronic Design Automation）缩写，是 90年代初从 CAD（计算机辅助设计） 、CAM（计算机辅助制造） 、CAT（计算机辅助测试）和 CAE（计算机辅助工程）的概念发展而来的。EDA 技术是以计算机为工具，根据硬件描述语言 HDL（ Hardware Description languag
2、e）完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局布线、仿真以及对于特定目标芯片的适配编译和编程下载等工作。典型的 EDA工具中必须包含两个特殊的软件包，即综合器和适配器。综合器的功能就是将设计者在 EDA平台上完成的针对某个系统项目的 HDL、原理图或状态图形描述，针对给定的硬件系统组件，进行编译、优化、转换和综合，最终获得我们欲实现功能的描述文件。综合器在工作前，必须给定所要实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用一定的方式联系起来。也就是说，综合器是软件描述与硬件实现的一座桥梁。综合过程就是将电路的高级语言描述转换低级的、可与目标器件 FPGA/CP
3、LD相映射的网表文件。 适配器的功能是将由综合器产生的王表文件配置与指定的目标器件中，产生最终的下载文件，如 JED文件。适配所选定的目标器件（FPGA/CPLD 芯片）必须属于在综合器中已指定的目标器件系列。 硬件描述语言 HDL是相对于一般的计算机软件语言，如：C、PASCAL 而言的。HDL 语言使用与设计硬件电子系统的计算机语言，它能描述电子系统的逻辑功能、电路结构和连接方式。设计者可利用 HDL程序来描述所希望的电路系统，规定器件结构特征和电路的行为方式；然后利用综合器和适配器将此程序编程能控制 FPGA和 CPLD内部结构，并实现相应逻辑功能的的门级或更底层的结构网表文件或下载文件
4、。目前，就 FPGA/CPLD开发来说，比较常用和流行的 HDL主要有 ABEL-HDL、AHDL 和 VHDL。武汉理工大学EDA（电子设计自动化设计说明书） 11 EDA 技术概述1.1 EDA 技术的发展过程EDA技术伴随着计算机，集成电路，电子系统设计的发展，经历了：（1）20 世纪 70年代的计算机辅助设计（Computer Assist Design，CAD）阶段;(2) 20世纪 80年代的计算机辅助设计（Computer Assist Design，CAD）阶段;(3) 20世纪 90年代的电子系统设计自动化（Electronic Design Automation，EDA）
5、。12 EDA 技术主要内容EDA技术内容丰富，涉及面广，我们应该了解和掌握可编程逻辑器件的原理，结构，EDA 工具软件的使用，硬件描述语言 VHDL等。1.2.1 可编程逻辑器件可编程逻辑额器件（PLD）是一种用户根据需要而自行构造逻辑功能的数字集成电路。它的基本设计方法是借助于 EDA软件，用原理图，状态机，布尔表达式，硬件描述语言等方法，生成相应的的目标文件，最后再由编程器或下载电缆，下载到目标器件中去。可编程逻辑器件是新一代的数字逻辑器件。这种器件具有高集成度，高速度，高，可靠性等最明显的特点，其时钟延迟可达纳秒级。与 ASIC设计比较，它的明显优势是开发周期短，投资风险小，产品上市速
6、度快等特点。武汉理工大学EDA（电子设计自动化设计说明书） 21.2.2 硬件描述语言 VHDL VHDL是一种主要的硬件描述语言之一，硬件描述语言（HDL）是各种描述方法中最能体现 EDA优越性的描述方法。所谓硬件描述语言，实际上就是一种描述工具，其描述的对象就是待设计电路系统的逻辑功能，实现该功能的算法，选用的电路结构以及其他各种约束条件等。通常要求 HDL既能描述系统的行为，又能描述系统的结构。VHDL语言是美国国防部与 20世纪 80年代后期，出于军事工业需要开发的。1984 年 VHDL被 IEEE确定为标准的硬件描述语言。1993 年 IEEE对 VHDL进行了修正，增加了部分新的
7、 VHDL命令与属性，增强了对系统的描述能力。VHDL涵盖面广，抽象描述强，支持硬件的设计，验证，综合和测试。VHDL能在多级别上对同一逻辑功能进行描述。VHDL 的基本结构包含一个实体和一个结构体，而完整的 VHDL结构还包括配置，程序包与库。各种硬件描述语言中，VHDL 的描述能力最强，因此运用 VHDL 进行复杂电路设计时，往往采用自顶向下结构化的设计方法。1.3 Quartus 软件简介Quartus II 是 Altera公司的综合性 PLD开发软件，支持原理图、VHDL、VerilogHDL 以及 AHDL（Altera Hardware Description Language）
8、等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整 PLD设计流程。Quartus II可以在 XP、Linux 以及 Unix上使用，除了可以使用 Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。Quartus II支持 Altera的 IP核，包含了 LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方 EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三放 EDA工具。武汉理工大学EDA（电子设计自动化设计说明书
9、） 3此外，Quartus II 通过和 DSP Builder工具与 Matlab/Simulink相结合，可以方便地实现各种 DSP应用系统；支持 Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。Maxplus II 作为 Altera的上一代 PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前 Altera已经停止了对 Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在 Quartus II 中包含了许多诸如 SignalTap II、
10、 Chip Editor和 RTL Viewer的设计辅助工具，集成了 SOPC和 HardCopy设计流程，并且继承了 Maxplus II 友好的图形界面及简便的使用方法。Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。 Altera的 Quartus II可编程逻辑软件属于第四代 PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于 Internet的协作设计。Quartus平台与 Cadence、ExemplarLogic、 MentorGraphics、Synopsys 和Sy
11、nplicity等 EDA供应商的开发工具相兼容。改进了软件的 LogicLock模块设计功能，增添 了 FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。武汉理工大学EDA（电子设计自动化设计说明书） 42 方案论证课程设计的要求是：设计一个有限状态机，用以产生输出序列“1110101101” 。并且使用 VHDL语言编程。画出流程图。2.1 状态机简介状态机就是一组触发器的输出状态随着时钟和输入信号按照一定的规律变化的一种机制或过程，任何时序电路都可以表示为有限状态机，有限状态机是实现高可靠逻辑控制的重要途径，是大型数字系统设计中的重要组成部分，尤其是进行复杂的时序逻辑电路的
12、实现。2.1.1 Moore 型状态机从输出时序上看，Moore 型状态机属于同步输出状态机，它的输出仅为当前状态的函数，这类状态机的输入发生变化时还必须等待时钟的到来，时钟使状态发生变化时才导致输出变化。2.1.2 Mealy 型状态机与 Moore型状态机不同，Mealy 型状态机输出状态不仅与当前状态有关，而且与输入信号有关，因此输入信号可以直接影响输出信号，不依赖与时钟的同步，属于异步时序的概念。2.2 设计方案由题目的要求设计信号发生器：通过编程产生信号序列。对产生的序列我选择用实验箱上的灯来显示，但是实验箱上只有八个灯，而要显示 10位的信号是不可能各信号对位显示了。于是又考虑用一
13、个灯循环显示一个序列，由于连续出现多个高平信号 1时，视觉不好区分，所以我又选择了一个与序列发生器中的时钟用来对其进行对比。武汉理工大学EDA（电子设计自动化设计说明书） 5由于实验箱上提供的信号频率是 20MHZ。为了完成实验要求必须对信号分频使得显示正常。也就是说在设计中要有分频模块。最后把各个模块连接起来可以用元件例化的方法，也可以用原理图连接生成总的顶层文件，从而达到设计的目的。武汉理工大学EDA（电子设计自动化设计说明书） 63 设计过程3.1 信号发生器表一：序列发生器控制表状态 S0 S1 S2 S3 S4qout 1 1 1 0 1状态 S5 S6 S7 S8 S9qout 0
14、 1 1 0 1 复位信号 clr.当 clr=0时，使输出始终为 s0=1,也就是输出显示的灯一定是常亮。当 clr=1时，不影响程序运行，正常输出序列。灯有亮暗之分。从灯的输出情况可以看出序列的正确性。3.2 状态转化图11110110S0 S1 S2 S3S4S5 S6 S7 S8S91011图 3.1 状态图武汉理工大学EDA（电子设计自动化设计说明书） 74 各个设计模块4.1 序列发生器4.1.1 序列发生器模块根据要求在 Quartus中编写好程序并且通过调试，之后创建 block symbol file.然后将所有的管脚导入 block中。然后在 files下的 device
15、design files下选中我创立的 xvlie.vhd文件，单击右键，选中 creat symbol files for current file 单击左键创建序列发生器模块。之后再 block中双击左键，如图 4.1的图框选择 project其下就有序列发生器的模块，选中 ok则可以在 block中添加序列发生器元件。之后可以根据要求和目的来应用和添加这个模块。并且对其连线。图 4.1 序列发生器模块武汉理工大学EDA（电子设计自动化设计说明书） 84.1.2 序列发生器的波形仿真和上面一样利用 Quartus中编写好程序和经过调试的程序，并在 new下选择other files创建 v
16、ector waveform file。然后对其进行时钟的设计如图4.2，在 processing中选择 simulator tool，进行仿真，如图 4.3。点击Start就开始生成输出波形。而序列发生器的波形仿真则如图 4.4由波形图可以看到当 clr信号为高电平时输出序列为 1110101101。当 clr为高低电平时则输出 S0状态高电平。图 4.2 时钟设置武汉理工大学EDA（电子设计自动化设计说明书） 9图 4.3 仿真设置图 4.4序列发生器的仿真波形武汉理工大学EDA（电子设计自动化设计说明书） 104.2 分频模块由于实验箱的频率太大，为了使实验显示能正确显示，必须对其进行分
17、频。由于视觉原因将用于显示的频率分成 1HZ.在序列发生器中的频率我用 1000HZ的频率。分频模块也是通过先编写程序并调试正确，然后根据 4.1中的步骤进行模块的生成和进行波形的仿真。其图如 4.5，4.6。在图 4.6中由于输入的信号时 20MHZ而输出的信号是 1HZ，数量级相差太大，仿真现象无法观察，现象不明显。在图中有限的时间范围内无法显示。图 4.5 分频模块图 4.6 分频器仿真图武汉理工大学EDA（电子设计自动化设计说明书） 114.3 现象检查由于是要检查一个序列，有高低电平出现，于是可以选择一个灯来观察产生的序列的正确性。如果选择用实验箱上的灯来显示，考虑用一个灯循环显示一
18、个序列，由于连续出现多个高平信号 1时或低电平 0是，视觉不好区分，所以我又选择了一个与序列发生器中的时钟用来对其进行对比。由于分频是将20MHZ的频率分成 1HZ。时钟输出为一亮暗之间的时间差为一秒。而序列发生器也是一秒输出为一秒。4.4 总体的电路总体设计时将上面的各个模块连接起来，并将其设置为顶层文件。总体设计可以用元件例化得到，也可以利用原理图来实现。由于我觉得用原理图来弄总的设计比较方便。所以我就用原理图来设计的。其总的原理如图 4.7。仿真图如图 4.8。武汉理工大学EDA（电子设计自动化设计说明书） 12图 4.7 总体模块图 4.8 总体仿真波形武汉理工大学EDA（电子设计自动
19、化设计说明书） 135 心得体会为期近两周的 EDA课程设计已经接近尾声。通过这次课程设计首先对 EDA课程的到了复习和应用。并且对所学的知识的到了应用。使得理论与实践相结合，对知识的掌握更佳的熟练。拿到题目后我首先在网上收索了该题目的相关知识，并且对相关知识进行分析，发现网上的资料不是很全，于是又到图书馆里借了相关的资料。并且对其进行了选择和筛选。之后利用 QuartusII6.0进行程序的编辑，并且在自己的电脑上进行调试和相关的波形仿真。编写程序时我编写了两个程序，以便在试验箱调节时多一种选择的余地。然后到试验箱上调节。由于有一个程序的实验效果不是很明显，就将这个程序给舍去了。在进行试验调
20、试之前需要对一些端口进行一些相关的设置和注意一些事项。并且对另外一个程序做了适当的修改时实验现象更加的明显。最初我没有接时钟输出端口。之后为了观察现象明显，最后我接了一个时钟输出端口以便观察。这次课程设计，在调试时还是比较的顺利的。通过这次课程设计对 word也更佳的熟悉。这次课程设计业使我明白了在知识的领域里我还有很多很多的不足，并且再一次的深深的体会到理论和实践之间还有很到的差别。在以后的学习中应该多多的注意实践知识的训练和积累。在以后的学习生活中要不断的开拓自己的动手能力，不断的训练自己的动手能力。这次课程设计让我深深的明白了自己以后该做什么，该怎么去做。武汉理工大学EDA（电子设计自动
21、化设计说明书） 14参考文献：1潘松，黄继业.EDA技术与VHDL设计.清华大学出版社高等教育出版社，2007.2 章彬宏.EDA应用及技术. 北京理工大学出版社，2007.3张亦华，延明.北京邮电大学出版社，2003.4 夏路易.基于EDA的电子技术课程设计.电子工艺出版社，2009.5 王金明.数字系统设计Verilog HDL. 电子工艺出版社，2009.武汉理工大学EDA（电子设计自动化设计说明书） 15附录：分频模块的源程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.s
22、td_logic_unsigned.all;entity fen1 isport(clk:in std_logic;q1:out std_logic);end fen1;architecture bhv of fen1 issignal count0:std_logic_vector(25 downto 0);beginprocessbeginwait until rising_edge(clk);if count0=20000000 then count00);else count0qqqqqqqqqqq=s0;end case;end if;end process p1;qout=q(4);end bhv;
