1、1.二进制数有 09 十个数码，进位关系为逢十进一。2.格雷码为无权码，8421BCD 为有权码。3.一个 n 位的二进制数，最高位的权值是 2n-1 次方。4.十进制数整数转换为二进制数的方法是采用“除 2 取余法” 。5.二进制数转换为十进制数的方法是各位加权系之和。6.对于二进制数负数，补码和反码相同。7.有时也将模拟电路称为逻辑电路。8.对于二进制数整数，原码，反码和补码都相同。9.十进制数 45 的 8421BCD 码是 101101。10.余 3BCD 码是用 3 位二进制数表示一位十进制数。1.逻辑变量和逻辑函数的取值只有 0 和 1 两种可能。2.逻辑函数 Y=-（-AB*-C
2、D）的与-或表达式是 Y=（A+B） （C+D） 。3.逻辑函数 Y=A+BC 又可写成 Y=（A+B） （A+C） 。4.用卡诺图化简逻辑函数时，合并相邻项的个数为偶数个最小项。5.逻辑函数 Y 最小项表达式中缺少的编号就是逻辑函数 Y 最大项的编号。6.实现逻辑函数 Y=-（-A+B*-C+D）可用一个 4 输入或门。7.与非门的逻辑功能是：输入有 0 时，输出为 0；只有输入都为 1 时，输出才为 1。8.当 X*Y=1+Y 时，则 X=1,Y=1。1.二输入端与非门的一个输入端接高电平时，可构成反相器。2.异或门一个输入端接高电平时，可构成反相器。3.同或门一个输入端接低电平时，可构成
3、反相器。4.二输入端或非门的一个输入端接低电平时，可构成反相器。5.CMOS 与非门输入悬空时，相当于输入高电平。6.与非门输出低电平时，接拉电流负载。7.ECL 门电路的工作频率比其他集成电路都高。8.多个集电极开路门输出端并联且通过电阻接电源时，可实现线与。9.CMOS 传输门可输出高阻、高电平和低电平。10.电源电压相同时，TTL 与非门的抗干扰能力比 CMOS 与非门强。1.组合逻辑电路全部由门电路组成。2.组合逻辑电路只有多输出端，没有单输出端。3.优先编码器电路只对多个输入编码信号中优先权最高的信号进行编码。4.译码器的作用就是将输入的代码译成特定信号输出。5.显示译码器主要由译码
4、器和驱动电路组成。6.全加器只能用于对两个 1 位二进制数相加。7.数据选择器根据地址码的不同从多路输入数据中选择其中一路数据输出。8.数值比较器是用于比较两组二进制数大小的电路。9.加法器是用于对两组二进制数进行比较的电路。10.组合逻辑电路在没有竞争时会产生冒险。1.由与非门组成的基本 RS 触发器在-Rd=1、-Sd=0 时，触发器置 1。2.由或非门组成的基本 RS 触发器在 Rd=1、Sd=0 时，触发器置 1。3.同步 D 触发器在 CP=1 期间，D 端输入信号变化时，对输出 Q 端的状态没有影响。4.同步 JK 触发器在 CP=1 期间，J、K 端输入信号发生变化时，输出 Q
5、端发生变化。5.边沿 JK 触发器在 CP=1 期间，J、K 端的输入信号变化时，对输出 Q 端没有影响。6.边沿 JK 触发器在输入 J=1、K=1，时钟脉冲频率 64kHz，输出 Q 端脉冲频率 32kHz。7.具有低电平有效的异步置 0 端 Rd 和置 1 端 Sd 的 TTL只能被置 0 与 JK 没有关系。8.维持阻塞 D 触发器在输入 D=1 时，输入时钟脉冲 CP 上升沿后，触发器只能翻到 1 状态1.时序逻辑电路由触发器和组合逻辑电路组成。2.和异步计数器相比，同步计数器的显著优点是工作频率高。3.如时序逻辑电路中的存储电路受统一的时钟脉冲控制，则为同步时序逻辑电路。4.4 位二进制计数器是一个十五分频电路。5.同步计数器和异步计数器级联后仍为同步计数器。6.同步时序逻辑电路的分析方法和异步时序逻辑电路的分析方法完全相同。7.组成异步二进制计数器的各个触发器必须具有翻转功能。8.十进制计数器只有 8421BCD 码一种编码方式。9.由于每个触发器有两个稳定状态，因此，存放 8 位二进制数时需 4 个触发器。10.双向移位寄存器不可能同时执行左移和右移功能。
