第3章 新型系统级现场可编程逻辑器件.ppt

1、第3章 新型系统级现场可编程逻辑器件,3.1 强化运算功能的现场可编程逻辑器件 3.2 强化存储功能的现场可编程逻辑器件 3.4 具有DLL功能块的现场可编程器件 3.5 模拟和混合信号FPGA,3.1 强化运算功能的现场可编程逻辑器件,3.1.1 Stratix系列FPGA概述 2002年2月12日， Altera公司宣布推出新一代可编程逻辑器件Stratix， 此系列采用0.13 m全铜工艺和1.5 V内核。 新的Stratix体系嵌入了为大数据吞吐量的应用而优化设计的DSP模块， 使芯片运算功能得到加强。 Stratix还采用了DirectDrive技术的MultiTrack布线体系，

2、把复杂的功能集成到单个可编程逻辑器件（PLD）中， 使器件性能比以前的器件体系改善了40%。 MultiTrack互连由连续的、具有不同长度和速度的性能优化布线组成，用于模块内部及各个模块之间的连接； DirectDrive布线技术对处于器件任何位置的任何功能，均可确保完全一致的布线资源用法。,1. Stratix系列FPGA的资源 Stratix系列器件是Altera第二款采用TSMC先进0.13 m全铜工艺的FPGA。 它在存储器设计、 处理能力和I/O灵活性等方面均有优势， 其芯片内部结构与Altera以前的产品相比有很大变化。,2. Stratix系列FPGA的主要特性 Stratix

3、 系列芯片的主要特点包括以下五个方面： (1) 采用全新的布线结构(分为三种长度的行列布线)， 在保证延时可预测的同时， 提高了资源利用率和系统速度。 (2) 内嵌有三级存储单元: 可配置为移位寄存器的512 b的小容量RAM(M512);4 Kb容量的标准RAM（M4K）和1 Mb的大容量RAM（MegaRAM）。 并自带奇偶校验。 (3) 增强了时钟管理和锁相环能力， 最多可有40个独立的系统时钟管理区和12组锁相环PLL， 实现kM/N的任意倍频/分频， 且参数可动态配置。 (4) 增加了片内终端匹配电阻， 提高了信号的完整性， 简化了PCB布线。 (5) 内嵌乘加结构的DSP块（包括硬

4、件乘法器、 硬件累加器和流水线结构）， 提高了数字信号处理和系统的速度。,3.1.2 Stratix系列FPGA的基本结构原理 1. Stratix芯片总体结构 Stratix系列器件的结构和标准FPGA的结构有较大差别。 该系列FPGA在结构上主要由逻辑阵列块（LAB）、 DSP模块、 锁相环（PLL）、 TriMatrixTM记忆模块、 I/O单元（IOE）和布线资源6部分组成。,2. 内嵌乘加结构的DSP模块结构 在DSP中需要乘法、 加法、 累加等一些基本数学运算。 Stratix系列器件的DSP模块包括硬件乘法器、 加法器、 减法器、 累加器和流水线寄存器， 可提供优化的DSP性能。

5、 每个Stratix 系列器件都内嵌有两列DSP模块。 不同的器件每列所拥有的DSP模块的数量是不相同的。 Stratix 器件中的每一个DSP模块都可针对不同的应用实现8个 99 位乘法、 4个 1818 位乘法或1个 3636 位乘法。 以上说明的仅仅是一个DSP模块的情况。 多个DSP模块时， 能提供更强大的功能。,表 3-2 各Stratix 系列器件的DSP模块资源,图3 - 2 采用1818乘法器模式时Stratix器件的DSP模块结构,整个DSP模块在结构上可分为以下两个部分： 乘法器子模块; 加法器/输出子模块。,图3 - 3 乘法器模块结构图,3. 乘法器模块的结构原理DSP

6、模块中的乘法器模块由1个乘法器、 输入寄存器和流水线寄存器组成。,表 3 - 3 输入寄存器模式,1) 输入寄存器输入寄存器用来寄存乘法器的输入数据， 位于乘法器的前端。 它可以由用户来配置成并行数据输入寄存器或移位寄存器。 当配置成并行寄存器时， 设计人员可以通过使用时钟信号、异步清除信号和时钟使能信号去控制A、 B数据信号的输入。 这些寄存器的控制信号用户可以从上图的clock30、 aclr30和ena30信号中去选择。,2) 乘法器DSP模块中的乘法器支持99、 1818或3636位三种乘法。 每个DSP模块可以支持8个99或更小的乘法器， 或4个大于99小于等于1818的乘法器， 或

7、1个大于1818小于等于3636的乘法器。 用户可以根据自己的需要来把它配置成合适位数的乘法器。 比如， 在视频信号处理应用中， 小位乘法器可能很有用处； 但如果在处理一个单精度浮点数的尾数乘法时， 可能配置成1818位乘法器更好一些。 乘数可以是有符号和无符号数。 如果两个乘数中有一个乘数是有符号数， 则结果为有符号数； 只有两个数都为无符号数， 结果才为无符号数。 图3 - 3中的sign_a 和sign_b信号给乘数类型提供了动态控制： 逻辑1表示乘数为有符号数， 0表示无符号数。 如果忽略sign_a 和sign_b信号所表示的意思， 则乘法器可以达到满精度。 3) 流水线寄存器流水线

8、寄存器使得乘法器模块和后面的模块可以构成流水线结构， 提高系统性能。,4. 加法器/输出子模块加法器/输出模块在乘法器模块的后面。 乘法器模块的输出直接送给加法器/输出模块。 在结构上， 加法器/输出模块由一个加法/减法/累积器单元、 总和单元、 输出选择多路复用器和输出寄存器组成。 根据需要， 它可以配置成累加器、 2个或4个乘法器和的加法器或构成36位乘法器的最后部分。 它也可以什么都不做， 直接输出前面乘法器模块的结果。 在系统中， 设计者不能离开乘法器模块单独使用它。 图3 - 4所示是一个1818位模式下的加法器/输出模块结构图。,图3 - 4 1818位模式下加法器/输出模块结构图

9、,1) 加法/减法/累积器单元它是模块的第一部分， 可以用作累积器或加法/减法器。 当作为加法/减法器使用时， 通过使用addnsub这个独立控制信号, 可以配置成加法器或减法器。 addnsub为1表示加法， 为0表示减法。 根据需要， 这一模块可自动在加法器和减法器功能中切换。 图 3-4 中的signa和signb信号的功能和乘法器模块中的是一样的， 用以表示运算数的符号类型。加法/减法器的位数可以达到9位、 18位或36位。 当配置成累积器时， 加法器/输出模块的输出被反馈回累积器， 和控制信号accum_sload10一起作用于该单元的输入， 该单元为一个52位累加器。 2) 总和单

10、元总和单元是一个可选的单元， 用来计算DSP模块乘法器的总和。 在99位乘法模式时有两个这样的单元， 而在1818位模式时只有一个。 3) 输出选择多路复用器根据用户设置的DSP模块操作模式的不同， 输出选择多路复用器选择输出乘法器、 加法/减法/累积器或总和器的结果。,4) 输出寄存器输出寄存器是一个可选的寄存器， 在任何模式里都可以使用。 5） 操作模式由于用户配置的不同， 一个DSP模块中的加法器、 减法器和累积器组合在一起使用时， 可能会产生四种操作模式： 单一乘法器模式; 乘法累加器模式; 双乘法器和模式; 四乘法器和模式。但要注意的是， 在每个DSP模块内只能支持一个模式， 不支持

11、使用混合模式。,图3 - 5 单一乘法器模式结构图,1) 单一乘法器模式单一乘法器模式结构如图3 - 5所示。 在这种模式里， 乘法器子模块的值直接或通过输出寄存器输出， 不使用后面的加法/减法/累积器单元。 在一个DSP模块中有4个1818位乘法器， 或者是8个99位乘法器的值可以直接输出。 在这种模式下， 有一种特殊情况就是用DSP模块来构建一个3636位的乘法器， 这时要利用后面的单元组成一个加法器， 把前面4个1818位乘法器的结果加起来。,2) 乘法累加器模式图3 - 6所示的是乘法累加器模式的结构原理。 在这种模式时， 加法/减法/累积器单元被配置成一个累积器。 1个乘法器的输出作

12、为1个累加器的输入。 在1818位乘法器的情况下， 由于DSP 模块内只有两个累加器， 因此第一和第三个乘法器子模块在设计时不被使用。 设计者在一个DSP模块内可以构建一个或两个1818位乘法累积器。 乘法器36位的最大乘法结果和16位的累积， 可以产生最大52位的累加器输出。,图 3 - 6 乘法累加器模式结构图,3) 双乘法器和模式如果把两个乘法器的输出值送入加法/减法/累积器单元进行加减操作， 就是双乘法器和模式。 这样的模式在一些场合是很有用的， 比如做FFT和复杂FIR滤波器设计时。 设计者在双乘法器和模式下可以做复数乘法， 例如： (a+jb)(c+jd)=(ac)-(bd)+j(

13、ad)+(bc) 这个公式的整个计算可以在一个DSP模块内实现。实数部分(ac)-(bd)的计算可以通过配置一个减法器; 虚数部分(ad)+(bc)配置一个加法器； 数据宽度可以达到18位。 图3 - 7 为这个计算过程的框图。 如果要在一个DSP模块内实现2个复数乘法， 可以使用4个加法/减法/累积器单元， 即在99位的模式下， 数据宽度为9位。,图3 - 7 18位双乘法器和模式结构图,4) 四乘法器和模式把图3 - 7 所示的两个加法/减法模块的输出加在一起就构成了四乘法器和模式， 其电路结构如图3 - 8所示。 在四乘法器和模式下， 一个DSP块内可以实现四个1818位乘法器的和， 或

14、同时计算两组不同的4个99位乘法器的和， 但每个乘法器数据宽度要求相同。 四乘法器和模式加上移位输入寄存器， 可以用来设计FIR滤波器。 例如， 用奇数位移位输入寄存器载入数据， 用偶数位移位输入寄存器保存系数， 就可以实现FIR滤波器。 一个DSP模块可以完全实现一个四阶18位FIR滤波器。 高于四阶的滤波器可以通过层叠其他的DSP模块， 再附加利用LE中配置的加法器来实现。,图3 - 8 四乘法器和模式的电路结构图,表 3 - 4 DSP模块各种模式下的运算类型,表3 - 4展示了DSP模块各种模式下可能的不同的乘法器的数量。 根据这四种模式的特点产生了多方面的DSP应用， 如快速傅立叶变

15、换（FFT）、 有限冲击响应（FIR）滤波器、 2D FIR滤波器、 平衡器、 无限冲击响应（IIR）滤波器、 相关器、 矩阵乘法等。,6. DSP模块的连线 Stratix器件的DSP模块之间输出能够在同一个DSP柱里向下层叠， 模块之间提供快速的连接。 设计者可以利用层叠和在LE里设计的附加的加法器， 设计出高于四阶的99或1818位的FIR滤波器。 图3 - 9是DSP模块的连线示意图。 每个模块都有一个局部互联区域。 这个区域使得DSP模块可以接受左右同一行LAB的10个直接连接。 另外， 这个区域也和所有行列的布线资源相连。 一个DSP模块分为8个模块单元， 左右两边分布着8行LAB

16、； 每个单元可以看作是半个1818位乘法器， 有18个输入和18个输出信号。 每个单元的18个输出可以通过和局部互联区域连接来驱动相邻的LAB， 也可以和行列布线资源相连。,图 3 - 9 DSP模块的连线示意图,3.2 强化存储功能的现场可编程逻辑器件,3.2.1 Spartan-XL系列FPGA的分布式RAM Spartan-XL系列FPGA带有片内高速RAM。 该系列在结构（如图3 - 10所示）上主要包括个部分： （） 可配置逻辑块（CLB）： CLB用于实现用户设计的逻辑功能； （） 输入输出块（IOB）： IOB提供芯片的封装引脚与内部信号连线之间的接口； （） 布线资源： 其用于

17、CLB和IOB的输入和输出之间的连线。 CLB用于实现一个FPGA芯片中的大部分逻辑功能。 每个CLB包括个查找表（LUT）， 它们用作逻辑函数发生器， 此外， 还有两个触发器以及两组信号多路选择器。每个CLB都可以将函数发生器（F-LUT和-LUT）用作随机存取的存储器（RAM）。 对这种片上RAM的读写操作要比片外的RAM快， 这是由于在FPGA芯片内信号传输的延迟相对要短。,图3 - 10 Spartan-XL系列FPGA带有片内高速RAM,1 存储器的配置模式 Spartan-XL系列FPGA存储器的配置模式主要有两种： 单端RAM和双端RAM。 单端模式中， 一个CLB可被配置为一个

18、161， 或是(161)2， 或是一个321的RAM阵列。 双端模式中， 一个CLB仅能配置成一个161的RAM阵列。单端配置包含一个16位的RAM。 利用一个位的地址译码器确定读、 写操作的RAM位。 (161)2的单端配置包含两个161的单端配置（每一个都符合上述定义）， 对每一个阵列， 有一个数据输入位、 一个数据输出位和一个地址译码器。 321的单端配置包含一个32位的RAM， 它有一个数据输入位、 一个数据输出位和一个位的地址译码器。 161的双端配置包含一个16位的RAM， 共有两个位的地址译码器， 一端一个; 一端包括一个写输入和一个读输出， 另一端则包括一个读输出。 选择RAM

19、的配置方式需要注意以下两点： 321的单端配置、 (161)2的单端配置、 161的双端配置都要利用整个CLB， 而161的单端配置只需要利用一半CLB资源； 在给定的时间里， 双端RAM传输的数据量是单端RAM传输数据量的两倍。,图3 - 11 单端RAM的逻辑框图,） 单端模式CLB的存储器配置有三种单端模式：161、 (161)2、 321,表 3 - 5 单端RAM信号,图3 - 12 对RAM写操作的时序关系图,给一个单端的RAM写数据与将数据写入一个寄存器同样重要。 它是一个边沿触发的操作， 当WE为高且时钟信号WCLK的有效边沿来到时， 将地址输入到A， 数据输入到D， 其时序关

20、系如图3 - 12所示。 时钟信号WCLK可以配置成上升沿有效或下降沿有效； 写使能信号WE是高电平有效， 且在CLB内部不能反相。,平行线：数据稳定时段； 交叉线：数据变化时刻； 建立时间：指触发器时钟信号上升沿到来之前，数据稳定不变的时间，以保证在另一信号有效时，地址/数据是稳定的； 保持时间：指触发器时钟信号上升沿到来之后，数据稳定不变的时间，以保证在另一信号无效时，地址/数据是不变的。,图3 - 13 双端RAM的逻辑框图,） 双端模式在双端模式中， 函数发生器（F-LUT和-LUT）用于产生一个161的双端存储器。 双端存储器有两个数据端， 其中一端的读、 写操作由地址A30确定，

21、而另一端只能用于读操作， 其地址由DPRA30确定。 因此， 双端模式支持同时对不同地址进行读/写操作。 图3 - 13 所示为161的双端存储器的逻辑框图。,） 在FPGA配置时初始化RAMSpartan系列的FPGA的RAM和ROM均是在系统配置时初始化。 如果没有定义， 则所有的RAM的初始值均为0。,3.2.2 Spartan-和VirtexTM系列FPGA的分布式RAM和块状RAMSpartan-系列FPGA的基本结构如图 2 - 10 所示， 其主要包括5个可配置部分： 可配置逻辑块（CLB）， 用于实现大部分逻辑功能； 在CLB的四周分布着可编程的输入输出块（IOB）， 提供封装

22、引脚与内部逻辑之间的连接接口； 丰富的多层互连结构； 片上随机存取内存（SelectRAMTM）； DLL时钟控制块。,1. 操作模式VirtexTM系列FPGA的块状RAM支持两种操作模式： (1) 读操作（仅需一个时钟边沿）： 读地址寄存在读端口时钟边沿， 当RAM检测到时钟边沿之后， 数据输出。 (2) 写操作（仅需一个时钟边沿）： 写入的地址寄存在写端口的时钟边沿， 数据写入存储器并与写端口输入呈镜像。,图 3 - 14 双端块状RAM库基元,2. 库基元 图3 - 14 和图3 - 15 给出了两种常用的块状RAM的库基元。,图3 - 15 单端块状RAM库基元,图3 - 16 单端

23、口块状RAM时序框图,3.单端口时序 当CLK引脚的第一个上升沿来到时， 对ADDR、 DI、 EN、 WE和RST引脚采样。 如果EN引脚为高且WE引脚为低， 则说明进行读操作。 这时， DO总线上为指定存储单元的内容， 存储单元的地址由ADDR总线给出。,图3 - 17 双端口块状RAM时序框图,4. 双端口时序图3 - 17 给出了一个完全双端口读写块状RAM的时序图。 端口A的时钟周期比端口B的时钟周期长。,3.4 具有DLL功能块的现场可编程器件,随着FPGA芯片的密度和规模越来越大， 片内时钟分配的质量变得更为重要。 时钟延时将直接影响器件的性能。 用传统的时钟树法在大规模器件中对

24、时钟进行管理， 将变得很困难。 于是， 一些FPGA器件在片内构架所谓的DLL单元， 用于片内的时钟管理， 如图 2 - 10所示。,图 3 - 20 典型时钟树分布图,3.4.1 时钟树的原理在介绍DLL（Delay-Locked Loop）之前， 先简要介绍一下时钟树法是怎么对时钟进行管理的。 图 3 - 20 所示是典型的片上时钟树分布图， 一共有6级时钟。 时钟的分布次序是先在垂直方向上进行时钟分布， 然后再进行水平方向上的分布， 并且各级时钟的最长连接线长是4 mm。,3.4.2 延迟锁相环（DLL）的介绍 随着技术的发展和市场的需求， 一般FPGA芯片都能够工作在几十兆赫兹以上，

25、有的甚至能够工作在几百兆赫兹。 为了保证芯片的内部时钟和外部时钟信号在高速的数据交换和传输中保持精确的同步， 采用以前那种时钟树法已无法做到， 这就需要先进的时钟管理方法。DLL技术能够实现零传输延迟， 使分布于整个器件的时钟引脚之间的偏差最小。 这里所谓零传输延迟， 是指前面的时钟信号经过若干延时， 能够达到与后面的时钟信号的同步， 最终实行传输的零延时。 图3 - 21 所示就是一个零传输延迟的例子。,图3 - 21 零传输延迟示意图,图 3 - 22 PLL原理图,3.4.3 延迟锁相环(DLL)的原理1 锁相环PLL 在介绍延时锁相环（DLL）之前， 先介绍一下大家比较熟悉的锁相环（P

26、LL）技术， 有助于我们对DLL的理解。 如图 3 - 22 所示， PLL是由控制逻辑电路和压控振荡器组成的。 PLL利用控制逻辑电路监测反馈时钟信号与输入时钟信号， 并产生一个电压差， 控制压控振荡器产生一个近似于输入时钟的信号， 最终达到锁频。 控制逻辑电路由鉴相器和滤波组成。 调整振荡器频率和相位可以补偿时钟分布造成的时间延时。,图 3 - 23 DLL原理图,2 延时锁相环DLL 一个最简单的延时锁相环DLL与锁相环PLL主要的不同点是DLL用延时线（Delay Line）代替了PLL的压控振荡器， 如图3 - 23 所示。 延时线产生输入时钟的延时输出， 时钟分布网络把时钟信号送到

27、所有内部寄存器的时钟端口和时钟反馈引脚。 控制逻辑电路对输入时钟和反馈时钟进行抽样， 根据比较两个信号的结果调整延时线。 延时线可以由压控延时或一系列离散延时单元组成。,DLL的作用：在输入时钟和反馈时钟之间插入延时脉冲， 直到这两个时钟上升沿对齐， 达到同步。 当输入时钟脉冲沿和反馈脉冲沿对齐后， 片上延时锁相环DLL才能够被锁定。 锁定时钟后， 电路不再调整， 两个时钟也没有什么差别。 这样， 片上延时锁相环就用DLL输出时钟补偿了时钟分配网络造成的时间延时， 有效地改善了时钟源和负载之间的时间延时。,3 DLL与PLL的对比 DLL或PLL都可以用模拟电路或数字电路来实现， 而每一种方法

28、都有各自的优缺点。 用模拟电路实现的DLL或PLL有较精确的时序结果， 在电路设计时占用比较少的硅面积。 而用数字电路方法实现时， DLL或PLL有另外一些显著特点： 抗噪声、 低功耗、 抗抖动。 模拟电路实现的DLL或PLL需要外加供电源， 在新技术应用方面， 它的移植性比较差。对于某一应用是选择PLL还是DLL， 首先要理解二者实现结构上的不同。 PLL中用到的振荡器存在不稳定性和相位偏移的积累， 因而在补偿时钟分布网络造成的时间延时时， 会降低PLL的性能。 相反， DLL技术相当稳定， 没有累积相位偏移。 因而， 在延时补偿和时钟调整方面， 常选用DLL技术。,3.4.4 库资源的DL

29、L说明与应用1. DLL的库基元 图 3 - 24 是一个Virtex库中DLL的简化宏符号BUFGDLL。 该模块可以为整个芯片提供一个快速有效的零传输延迟的系统时钟。 图 3 - 25 和图3 - 26 所示为两个DLL库原形， 分别是标准的DLL宏符号CLKDLL和高频DLL宏符号CLKDLLHF。 它们具有DLL所包含的一切特性， 用于更为复杂的应用场合。,图 3 - 24 简化宏符号BUFGDLL,图3 - 25 标准的DLL宏符号CLKDLL,图3 - 26 高频DLL宏符号CLKDLLHF,图 3 - 27 BUFGDLL机理,2 BUFGDLL的引脚说明 BUFGDLL宏是一种

30、最简单的DLL方式。 它利用IBUFG、 CLKDLL和BUFG来实现最基本的DLL应用， 如图 3 - 27 所示。 在BUFGDLL中， BUFG用于时钟输出驱动。 用于 BUFGDLL 的IBUFG、 CLKDLL和BUFG 必须在芯片的同一侧（顶部或底部）。,(1) 源时钟输入I 用户的源时钟从引脚I输入给BUFGDLL。 对于BUFGDLL， 源时钟频率必须低于数据手册中要求的一个低频范围。 BUFGDLL需要一个外部源时钟信号。 因此， 只有一个外部输入引脚可以驱动BUFGDLL引脚I。 (2) 时钟输出O 时钟输出引脚O表示对输入时钟信号I的延迟弥补。 该信号通过一个全局缓冲器B

31、UFG得到， 并利用芯片的精细全局时钟布线资源。 输出时钟信号的占空比是50/50。 如果要调整占空比， 可以取消占空比校正。,3 应用举例 为了进一步了解CLKDLL的一些特性， 下面举一个4倍频的例子。 如图3 - 28 所示， 外部时钟通过CLKIN端口对CLKDLL输入时钟时， 应该在连接CLKIN端口之间， 外加一个全局时钟缓冲器IBUFG， 同时也应该保证输入的时钟频率在数据手册所要求的范围内。 DLL需要反馈时钟给CLKFB端。 给CLKFB信号的输出端是该CLKDLL完成的输出信号端。在这个例子中， 要完成4倍频， 需要2个CLKDLL进行串联。 CLKDLL1把CLK2X的2

32、倍频信号反馈给CLKFB端， 同时送给下一个CLKDLL2的输入端CLKIN。 对于LOCKED端口， 输出时钟无效时， 也就是CLKDLL还不稳定时， 输出为低电平。 对于RST端口， 当RST为高电平时， 在4个时钟源信号周期内使LOCKED信号无效， 也就是使CLKDLL重新进行校正。 因而， 按图中的接法， 在CLKDLL1不稳定时， CLKDLL1的LOCKED端输出低电平， 使CLKDLL2的RST输入端为高电平， CLKDLL2不工作。 当CLKDLL1工作稳定后， CLKDLL2的CLKIN端输入信号有效。 当CLKDLL2的LOCKED端输出高电平时， 整个电路就稳定工作。,

33、图 3 - 28 4倍频工作原理图,图3 - 29 DLL的输出时序特性,CLKDLL还具有一个分频端口和4个相移端口， 其端口名分别为CLKDV、 CLK0、 CLK90、 CKL180和CLK270， 这给工程设计提供了很多方便。 CLKDV-DIVIDE控制CLKDV对时钟源进行N分频， 其中N可取1.5、 2、 2.5、 3、 4、 5、 8或16， 默认为2。 相移端口的输出就是对CLKIN的延时输出， 输出信号的占空比为50/50。由DUTY_CYCLE_CORRECTION属性控制该特性， 默认为TURE。 输出时钟就和原时钟有相同的占空比。 图 3 - 29 所示为DLL的输出

34、时序特性。,3.4.5 总结用DLL功能进行应用设计时， 需要注意以下几点， 可以避免设计缺陷和提高设计成功率。 1. 输入时钟 输出时钟信号实质上是输入时钟信号的延时复制， 它反映了输入时的不稳定程度。 因此， DLL输入时钟波形的品质直接影响DLL输出时钟波形的品质。 DLL输入时钟要求在数据手册中已经给定。 在大多数系统中， 晶体振荡器可用来产生系统时钟。 DLL可以使用石英晶体振荡器。 例如， 大多数晶体振荡器产生一个频率容限为10010-6的输出波形， 这意味着在时钟周期中存在0.01%的变化。 DLL可以稳定运行在频率漂移累计达1 ns的输入波形情况下， 这一数量级超过工业标准中支

35、持的晶体振荡器精度。 不管怎样， 在低频时要保持时钟周期抖动小于300 ps， 高频时小于150 ps。 2. 输入时钟变化输入时钟周期变化超过最大偏移要求， 就要手动复位CLKDLL。 复位失败将产生一个不稳定的锁定信号和输出时钟。 对DLL来说， 一个很小的冲击， 都有可能停止输入时钟。 停止时钟应该限制时间小于100 s。 当时钟恢复后， LOCKED保持高电平。 在输入时钟停止时， 因为延时器仍在运行， 所以仍然可以检测到14个或者更多的输出时钟脉冲。 而输入时钟延时启动时， 因为延时器已经饱和了， 所以需要延迟14个时钟周期， 才能检测到输出时钟脉冲。 延迟的大部分情况是23个时钟脉

36、冲。 类似情况， 输入时钟的相位发生偏移也是有可能的。 在输入时钟相位偏移后， 相位偏移将波及输出时钟端 1个时钟脉冲。 这期间CLKDLL控制没有中断。 3.输出时钟,3.5 模拟和混合信号FPGA,3.5.1 通用型可编程模拟器件概述FPGA作为一种数字电路可编程器件， 主要是面向数字电路开发设计的， 是数字电路的概念。 对应的在模拟电路领域也有其自己的“FPGA”， 即通用型可编程模拟器件。 通用型可编程模拟器件（Programmable Analog Device）既属于模拟集成电路， 又同可编程逻辑器件一样， 可由用户通过现场编程和配置来改变其内部连接和元件参数， 从而获得所需要的电

37、路功能和性能。 通用型可编程模拟器件主要包括现场可编程模拟阵列（FPAA）和在系统可编程模拟电路（ispPAC）两大类。 二者的基本结构与可编程逻辑器件相似， 主要包括可编程模拟单元（Configurable Analog Block， CAB）、 可编程互连网络（Programmable Interconnection Network）、 配置逻辑（接口）、 配置数据存储器（Configuration Data Memory）、 模拟I/O单元（或输入单元、 输出单元）等几大部分。,3.5.2 在系统可编程模拟电路（ispPAC）的构造与工作原理在系统可编程模拟电路（In System Pr

38、ogrammable Analog Circuit， ispPAC）是Lattice公司推出的模拟可编程器件。 以ispPAC10为例， 它由4个基本单元电路、 模拟布线池、 配置存储器、 参考电压、自动校正单元和ISP接口所组成。,器件用 5V单电源供电。 基本单元电路称为PAC块(PAC block)， 它由两个仪用放大器和一个输出放大器所组成， 配以电阻、 电容构成一个真正的差分输入。 差分输出的基本单元电路如图3 - 32所示。 所谓真正的差分输入、 差分输出是指每个仪用放大器有两个输入端， 输出放大器的输出也有两个输出端。 电路的输入阻抗为109 ， 共模抑制比 为69 dB， 增益

39、调整范围为1010。PAC块中电路的增益和特性都可以用可编程的方法来改变。 采用一定的方法器件可配置成110 000 倍的各种增益输出放大器中的电容CF 有128 种值可供选择。 反馈电阻RF可以断开或连通。 器件中的基本单元可以通过模拟布线池(Analog Routing Pool) 实现互联， 以便实现各种电路的组合。,图3-31 ispPAC10 内部电路,图 3-32 ispPAC10中的PAC块,图 3 - 33 ispPAC10中不同的使用形式(a) 独立工作； (b) 级联工作,在系统可编程电路提供3种可编程性能： （） 功能可编程， 即具有对模拟信号进行放大、 转换、 滤波等功

40、能； （） 互联可编程， 即能把器件中的多个功能块进行互联， 对电路进行重构， 具有百分之百的电路布通率； （） 特性可编程， 即能调整电路的增益、 带宽和阈值。,3.5.3 ispPAC增益调整方法每片ispPAC10器件由四个集成可编程模拟宏单元（PACblock）组成的，如下图所示为PACblock的基本结构。每个PACblock由一个差分输出的求和放大器（OA）和两个具有差分输入的、增益为1至10以整数步长可调的仪用放大器组成。输出求和放大器的反馈回路由一个电阻和一个电容并联组成。其中，电阻回路有一个可编程的开关控制其开断；电容回路中提供了120多个可编程电容值，以便根据需要构成不同参数的有源滤波电路。,加法电路,如果要得到增益大于20的放大电路，可以将多个PACblock级联。,非10倍数的整数增益的设置,分数增益的设置,