串行输入/并行输出的移位寄存器/功能模块部分module shifter_sipo(data_in,clk,clr,shift_en,data_out); /定义模块名及输入、输出变量parameter size=4; /定义 size 为常数 4input data_in,clk,clr,shift_en; /输入端口output size:1 data_out; /输出端口reg size:1 data_out; /输出变量为四位的寄存器型always(posedge clk) /always 过程块 敏感事件列表（时钟上升沿有效）if(!clr) /如果清零信号不为零data_out=b0; /把二进制 0 赋给输出端口 data_outelse if(shift_en) /如果 shift-en 不为 0begin /串行块data_out=data_outdata_out=%b “,clr,shift_en, data_in, data_out); /每隔 10 个时间单位，显示输出：当前的仿真时间，变量clr,shift_en, data_in, data_out 的值（循环执行）endmodule / stumulus仿真波形图总图1.2.3
