1、含 2 篇文章上下拉电阻总结（不懂得看过来）一、定义：上拉就是将不确定的信号通过一个电阻嵌位在高电平！电阻同时起限流作用！下拉同理！上拉是对器件注入电流，下拉是输出电流；弱强只是上拉电阻的阻值不同，没有什么严格区分；对于非集电极（或漏极）开路输出型电路（如普通门电路）提升电流和电压的能力是有限的，上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。二、上下拉电阻作用：1、提高电压准位：a.当 TTL 电路驱动 COMS 电路时，如果 TTL 电路输出的高电平低于 COMS电路的最低高电平（一般为 3.5V）， 这时就需要在 TTL 的输出端接上拉电阻，以提高输出高电平的值。b.OC 门电路
2、必须加上拉电阻，以提高输出的高电平值。2、加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。3、N/A pin 防静电、防干扰：在 COMS 芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗， 提供泄荷通路。同時管脚悬空就比较容易接受外界的电磁干扰。4、电阻匹配，抑制反射波干扰：长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。5、预设空间状态/缺省电位：在一些 CMOS 输入端接上或下拉电阻是为了预设缺省电位. 当你不用这些引脚的时候, 这些输入端下拉接 0 或上拉接 1。在 I2C 总线等总线上，空闲时的状态是由上
3、下拉电阻获得6. 提高芯片输入信号的噪声容限：输入端如果是高阻状态，或者高阻抗输入端处于悬空状态，此时需要加上拉或下拉，以免收到随机电平而影响电路工作。同样如果输出端处于被动状态，需要加上拉或下拉，如输出端仅仅是一个三极管的集电极。从而提高芯片输入信号的噪声容限增强抗干扰能力。电源到元件间的叫上拉电阻,作用是平时使该脚为高电平 地到元件间的叫下拉电阻,作用是平时使该脚为低电平 上拉电阻和下拉电阻的范围由器件来定(我们一般用 10K) +Vcc +-+=上拉电阻 |+-+ |元件| |+-+ +-+=下拉电阻 -Gnd 一般来说上拉或下拉电阻的作用是增大电流，加强电路的驱动能力 比如说 51 的
4、 p1 口 还有，p0 口必须接上拉电阻才可以作为 io 口使用 上拉和下拉的区别是一个为拉电流，一个为灌电流 一般来说灌电流比拉电流要大 也就是灌电流驱动能力强一些三、上拉电阻阻值的选择原则包括:1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通常在 1k 到 10k 之间选取。对下拉电阻也有类似道理四、原理：上拉电阻实际上是集电极输出的负载电阻。不管是在开关应用和模拟放大，此电阻的选则都不是拍脑袋的。工作在线性范围就不多说了，在这里是讨论的是晶体管是开关
5、应用，所以只谈开关方式。找个 TTL 器件的资料单独看末级就可以了，内部都有负载电阻根据不同驱动能力和速度要求这个电阻值不同，低功耗的电阻值大，速度快的电阻值小。但芯片制造商很难满足应用的需要不可能同种功能芯片做许多种，因此干脆不做这个负载电阻，改由使用者自己自由选择外接，所以就出现 OC、OD 输出的芯片。由于数字应用时晶体管工作在饱和和截止区，对负载电阻要求不高，电阻值小到只要不小到损坏末级晶体管就可以，大到输出上升时间满足设计要求就可，随便选一个都可以正常工作。但是一个电路设计是否优秀这些细节也是要考虑的。集电极输出的开关电路不管是开还是关对地始终是通的，晶体管导通时电流从负载电阻经导通
6、的晶体管到地，截止时电流从负载电阻经负载的输入电阻到地，如果负载电阻选择小点功耗就会大，这在电池供电和要求功耗小的系统设计中是要尽量避免的，如果电阻选择大又会带来信号上升沿的延时，因为负载的输入电容在上升沿是通过无源的上拉电阻充电，电阻越大上升时间越长，下降沿是通过有源晶体管放电，时间取决于器件本身。因此设计者在选择上拉电阻值时，要根据系统实际情况在功耗和速度上兼顾。3.从 IC(MOS 工艺)的角度,分别就输入/输出引脚做一解释:1. 对芯片输入管脚, 若在系统板上悬空(未与任何输出脚或驱动相接)是比较危险的.因为此时很有可能输入管脚内部电容电荷累积使之达到中间电平(比如 1.5V), 而使
7、得输入缓冲器的 PMOS 管和 NMOS 管同时导通, 这样一来就在电源和地之间形成直接通路, 产生较大的漏电流, 时间一长就可能损坏芯片. 并且因为处于中间电平会导致内部电路对其逻辑(0 或1)判断混乱. 接上上拉或下拉电阻后, 内部点容相应被充(放)电至高(低)电平, 内部缓冲器也只有 NMOS(PMOS)管导通, 不会形成电源到地的直流通路. (至于防止静电造成损坏, 因芯片管脚设计中一般会加保护电路, 反而无此必要).2. 对于输出管脚:1)正常的输出管脚(push-pull 型), 一般没有必要接上拉或下拉电阻.2)OD 或 OC(漏极开路或集电极开路)型管脚,这种类型的管脚需要外接
8、上拉电阻实现线与功能(此时多个输出可直接相连. 典型应用是: 系统板上多个芯片的 INT(中断信号)输出直接相连, 再接上一上拉电阻, 然后输入 MCU 的INT 引脚, 实现中断报警功能).其工作原理是: 在正常工作情况下, OD 型管脚内部的 NMOS 管关闭, 对外部而言其处于高阻状态, 外接上拉电阻使输出位于高电平(无效中断状态); 当有中断需求时, OD 型管脚内部的 NMOS 管接通, 因其导通电阻远远小于上拉电阻, 使输出位于低电平(有效中断状态). 针对 MOS 电路上下拉电阻阻值以几十至几百 K 为宜.(注: 此回答未涉及 TTL 工艺的芯片, 也未曾考虑高频 PCB 设计时
9、需考虑的阻抗匹配, 电磁干扰等效应.)1, 芯片引脚上注明的上拉或下拉电阻, 是指设计在芯片引脚内部的一个电阻或等效电阻. 设计这个电阻的目的, 是为了当用户不需要用这个引脚的功能时, 不用外加元件, 就可以置这个引脚到缺省的状态. 而不会使 CMOS 输入端悬空. 使用时要注意如果这个缺省值不是你所要的, 你应该把这个输入端直接连到你需要的状态.2, 这个引脚如果是上拉的话, 可以用于 “线或“ 逻辑. 外接漏极开路或集电极开路输出的其他芯片. 组成负逻辑或输入. 如果是下拉的话, 可以组成正逻辑 “线或“, 但外接只能是 CMOS 的高电平漏极开路的芯片输出, 这是因为 CMOS 输出的高
10、, 低电平分别由 PMOS 和 NMOS 的漏极给出电流, 可以作成 P 漏开路或 N 漏开路. 而 TTL 的高电平由源极跟随器输出电流, 不适合 “线或“.3, TTL 到 CMOS 的驱动或反之, 原则上不建议用上下拉电阻来改变电平, 最好加电平转换电路. 如果两边的电源都是 5 伏, 可以直接连但影响性能和稳定, 尤其是 CMOS 驱动 TTL 时. 两边逻辑电平不同时, 一定要用电平转换. 电源电压 3 伏或以下时, 建议不要用直连更不能用电阻拉电平.4, 芯片外加电阻由应用情况决定, 但是在逻辑电路中用电阻拉电平或改善驱动能力都是不可行的. 需要改善驱动应加驱动电路. 改变电平应加
11、电平转换电路. 包括长线接收都有专门的芯片.GSM 教你理解上下拉电阻（完成）1、当 TTL 电路 驱动 COMS 电路时，如果 TTL 电路输出的高电平低于 COMS 电路的最低高电平（一般为 3.5V） ，这时就需要在 TTL 的输出端接上拉电阻，以提高输出高电平的值。 【TTL-CMOS匹配 输出电平】2、OC(集电极开路，TTL) 或 OD(漏极开路，COMS)输出必须加上拉电阻，才能使用。假如有一个三态的门带下一级门.如果直接把三态的输出接在下一级的输入上, 当三态的门为高阻态时,下一级的输入就如同漂空一样.可能引起逻辑的错误,对 MOS 电路也许是有破坏性的.所以用电阻将下一级的输
12、入拉高或拉低,既不影响逻辑又保正输入不会漂空 【OC】3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。 【驱动能力】4、在 COMS 芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。 【输入阻抗】5、芯片的管脚加上拉电阻来提高输出电平, 从而提高芯片输入信号的噪声容限增强抗干扰能力【噪声容限】6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。 【EMC】7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。 【电阻匹配】8、可以用来降低输出电流。设上拉电阻的阻值为 R，当输出低
13、电平时，输出端的电流为(Vcc - Vsds)/R (设 Vsds 为 CMOS 管饱和压降 )，如果直接将 OD 端接在电源 Vcc 上，相当于 R = 0，这意味着电流过大，从而造成输出端烧毁。 【输出电流】9、如果输出电流比较大，输出的电平就会降低（电路中已经有了一个上拉电阻，但是电阻太大，压降太高） ，就可以用上拉电阻提供电流分量，把电平“拉高”。 （就是并一个电阻在 IC 内部的上拉电阻上，让它的压降小一点） 。当然管子按需要该工作在线性范围的上拉电阻不能太小。当然也会用这个方式来实现门电路电平的匹配。10、需要注意的是，上拉电阻太大会引起输出电平的延迟。 （RC 延时）11、一般
14、CMOS 门电路输出不能给它悬空，都是接上拉电阻设定成高电平。在数字电路中不用的输入脚都要接固定电平，通过 1k 电阻接高电平或接地12、上拉电阻的工作原理图如右图上部的一个 Bias Resaitor 电阻因为是接地，因而叫做下拉电阻，意思是将电路节点 A 的电平向低方向（地）拉；同样，图中下部的一个 Bias Resaitor 电阻因为接电源（正） ，因而叫做上拉电阻，意思是将电路节点 A 的电平向高方向（电源正）拉。当然，许多电路中上拉电阻和下拉电阻中间的那个 12k 电阻是没有的或者是看不到的。 上图是 RS485/RS422 总线上的，可以一下子认识上拉电阻和下拉电阻的意思。但许多电
15、路只有一个上拉电阻或下拉电阻，而且实际中，还是上拉电阻的为多。下拉电阻和上拉电阻的原理差不多，只是拉到 GND 去而已，那样电平就会被拉低。 下拉电阻一般用于设定低电平或者是阻抗匹配(抗回波干扰)上拉电阻是用来解决总线驱动能力不足时提供电流的。一般说法是拉电流，下拉电阻是用来吸收电流的，也就是灌电流。上拉是对器件注入电流，下拉是输出电流。上拉电阻阻值的选择原则包括1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑以上三点,通常在 1k 到 10k 之间选取。对下拉电阻也
16、有类似道理 对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素：1驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。2下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。3高低电平的设定。不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。4频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容
17、和下级电路之间的输入电容会形成 RC 延迟，电阻越大，延迟越大。上拉电阻的设定应考虑电路在这方面的需求。下拉电阻的设定的原则和上拉电阻是一样的。上拉电阻阻值选择OC 门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供，例：设输入端每端口不大于 100uA,设输出口驱动电流约 500uA，标准工作电压是 5V，输入口的高低电平门限为 0.8V(低于此值为低电平)；2V(高电平门限值) 。选上拉电阻时：500uA x 8.4K= 4.2 即选大于 8.4K 时输出端能下拉至 0.8V 以下，此为最小阻值，再小就拉不下来了。如果输出口驱动电流较大，则阻值可减小，保证下拉时能低于 0.8V 即可
18、。当输出高电平时，忽略管子的漏电流，两输入口需 200uA200uA x15K=3V 即上拉电阻压降为 3V，输出口可达到 2V，此阻值为最大阻值，再大就拉不到2V 了。选 10K 可用。 COMS 门的可参考 74HC 系列设计时管子的漏电流不可忽略，IO 口实际电流在不同电平下也是不同的，上述仅仅是原理，一句话概括为：输出高电平时要喂饱后面的输入口，输出低电平不要把输出口喂撑了（否则多余的电流喂给了级联的输入口，高于低电平门限值就不可靠了）再例：一、最大值的计算原则：要保证上拉电阻明显小于负载的阻抗，以使高电平时输出有效。 例如：负载阻抗是 10K，供电电压是 5V，如果要求高电平不小于
19、4.5V，那么，上拉电阻最大值 R 大 5-4.5)=10:5 R 大=1K 也就是最大值 1k， （如果超过了 1k，输出的高电平就小于4.5V 了） 二、最小值的计算原则：保证不超过管子的额定电流（如果不是场效应管而是三极管也可依照饱和电流来计算） 例：管子的额定电流 150mA，放大倍数 100，基极限流电阻 10k，工作在 5v 的系统中。那么，算法如下： IbU/R=(5-0.7)/10=0.47(mA) Ic100*0.47 47mA 小于额定的 150，所以可以按饱和法来算最小值。 上拉电阻最小值 R 小5v/47mA=106 欧姆 （如果小于这个电阻，管子就会过饱和而没有意义了
20、。如果大于这个值，管子的导体电阻就会变大一些，所以太高也不利于低电平的输出） 注意：算出最大最小值后，一般是随便选个中间值就可以了，例如本例子可以选 510 欧姆的上拉电阻。但是，如果负载电流较大，低电平要求严格，那么就要选 100 欧姆的上拉电阻。但是如果考虑省电因素，而低电平要求不严格，那么就可用 1K 的上拉电阻了。更详细的计算可参考文章：集成 OC 门上拉电阻的分析计算P0 为什么要上拉电阻原因有：1. P0 口片内无上拉电阻2. P0 为 I/O 口工作状态时，上方 FET 被关断，从而输出脚浮空，因此 P0 用于输出线时为开漏输出。3. 由于片内无上拉电阻，上方 FET 又被关断，
21、P0 输出 1 时无法拉升端口电平。P0 是双向口，其它 P1，P2，P3 是准双向口。 准双向口是因为在读外部数据时要先“准备”一下，为什么要准备一下呢？单片机在读准双向口的端口时，现应给端口锁存器赋 1，目的是使 FET关断，不至于因片内 FET 导通使端口钳制在低电平。 上下拉一般选 10k！什么是 OC、OD集电极开路门(集电极开路 OC 或源极开路 OD)open-drain 是漏极开路输出的意思，相当于集电极开路(Open-Collector)输出，即 ttl 中的集电极开路（oc）输出。一般用于线或、线与，也有的用于电流驱动。Open-Drain 是对 mos 管而言，open-
22、collector 是对双极型管而言，在用法上没啥区别。引入 OC(或 OD)的原因OC(OD)电路类型的出现是应发光二极管的应用而产生的，由于发光二极管亮度高，驱动电压小，电流也小，寿命长，可以直接接入 TTL、CMOS 电路中，能够降低产品成本，所以得到了广泛的应用。发光二极管的驱动电流不超过 20mA，设 Vsds = 0.3V，那么在 Vcc = 3.3V 电路中，上拉电阻可以这样估算:R = (Vcc - Vsds)/20mA = 150，实际应用中为了安全起见，常取 R = 200。开漏形式的电路有以下几个特点：1.利用外部电路的驱动能力，减少 IC 内部的驱动。 或驱动比芯片电源
23、电压高的负载.【驱动能力】2.可以将多个开漏输出的 Pin，连接到一条线上。通过一只上拉电阻，在不增加任何器件的情况下，形成“与逻辑” 关系。这也是 I2C，SMBus 等总线判断总线占用状态的原理。如果作为图腾输出必须接上拉电阻。接容性负载时，下降延是芯片内的晶体管，是有源驱动，速度较快；上升延是无源的外接电阻，速度慢。如果要求速度高电阻选择要小，功耗会大。所以负载电阻的选择要兼顾功耗和速度。 【线与】3.可以利用改变上拉电源的电压，改变传输电平。例如加上上拉电阻就可以提供 TTL/CMOS 电平输出等。4.开漏 Pin 不连接外部的上拉电阻，则只能输出低电平。一般来说，开漏是用来连接不同电
24、平的器件，匹配电平用的。5.正常的 CMOS 输出级是上、下两个管子，把上面的管子去掉就是 OPEN-DRAIN 了。这种输出的主要目的有两个：电平转换和线与。6.由于漏级开路，所以后级电路必须接一上拉电阻，上拉电阻的电源电压就可以决定输出电平。这样你就可以进行任意电平的转换了。7.线与功能主要用于有多个电路对同一信号进行拉低操作的场合，如果本电路不想拉低，就输出高电平，因为 OPEN-DRAIN 上面的管子被拿掉，高电平是靠外接的上拉电阻实现的。 （而正常的 CMOS 输出级，如果出现一个输出为高另外一个为低时，等于电源短路。 ）8.OPEN-DRAIN 提供了灵活的输出方式，但是也有其弱点
25、，就是带来上升沿的延时。因为上升沿是通过外接上拉无源电阻对负载充电，所以当电阻选择小时延时就小，但功耗大；反之延时大功耗小。所以如果对延时有要求，则建议用下降沿输出。什么是线或逻辑与线与逻辑？在一个结点(线)上, 连接一个上拉电阻到电源 VCC 或 VDD 和 n 个 NPN 或 NMOS 晶体管的集电极 C 或漏极 D, 这些晶体管的发射极 E 或源极 S 都接到地线上, 只要有一个晶体管饱和, 这个结点(线) 就被拉到地线电平上.因为这些晶体管的基极注入电流(NPN)或栅极加上高电平(NMOS), 晶体管就会饱和, 所以这些基极或栅极对这个结点(线) 的关系是或非 NOR 逻辑. 如果这个
26、结点后面加一个反相器, 就是或 OR 逻辑 .注：个人理解：线与，接上拉电阻至电源。(A)这些晶体管常常是一些逻辑电路的集电极开路 OC 或源极开路 OD 输出端. 这种逻辑通常称为线与/线或逻辑, 当你看到一些芯片的 OC 或 OD 输出端连在一起 , 而有一个上拉电阻时, 这就是线或/线与了, 但有时上拉电阻做在芯片的输入端内.顺便提示如果不是 OC 或 OD 芯片的输出端是不可以连在一起的, 总线 BUS 上的双向输出端连在一起是有管理的, 同时只能有一个作输出, 而其他是高阻态只能输入.什么是推挽结构一般是指两个三极管分别受两互补信号的控制,总是在一个三极管导通的时候另一个截止. 要实
27、现线与需要用 OC(open collector)门电路 .如果输出级的有两个三极管，始终处于一个导通、一个截止的状态，也就是两个三级管推挽相连，这样的电路结构称为推拉式电路或图腾柱（Totem-pole）输出电路（可惜，图无法贴上） 。当输出低电平时，也就是下级负载门输入低电平时，输出端的电流将是下级门灌入 T4；当输出高电平时，也就是下级负载门输入高电平时，输出端的电流将是下级门从本级电源经 T3、D1 拉出。这样一来，输出高低电平时，T3 一路和 T4 一路将交替工作，从而减低了功耗，提高了每个管的承受能力。又由于不论走哪一路，管子导通电阻都很小，使 RC 常数很小，转变速度很快。因此，
28、推拉式输出级既提高电路的负载能力，又提高开关速度。供你参考。推挽电路是两个参数相同的三极管或 MOSFET,以推挽方式存在于电路中,各负责正负半周的波形放大任务,电路工作时，两只对称的功率开关管每次只有一个导通，所以导通损耗小效率高。输出既可以向负载灌电流，也可以从负载抽取电流。拉电流与灌电流1、概念拉电流和灌电流是衡量电路输出驱动能力（注意：拉、灌都是对输出端而言的，所以是驱动能力）的参数，这种说法一般用在数字电路中。这里首先要说明，芯片手册中的拉、灌电流是一个参数值，是芯片在实际电路中允许输出端拉、灌电流的上限值（允许最大值） 。而下面要讲的这个概念是电路中的实际值。由于数字电路的输出只有
29、高、低（0，1 ）两种电平值，高电平输出时，一般是输出端对负载提供电流，其提供电流的数值叫“拉电流”；低电平输出时，一般是输出端要吸收负载的电流，其吸收电流的数值叫“灌（入）电流”。对于输入电流的器件而言：灌入电流和吸收电流都是输入的，灌入电流是被动的，吸收电流是主动的。如果外部电流通过芯片引脚向芯片内流入 称为灌电流（被灌入） ；反之如果内部电流通过芯片引脚从芯片内流出 称为拉电流（被拉出）2、为什么能够衡量输出驱动能力当逻辑门输出端是低电平时，灌入逻辑门的电流称为灌电流，灌电流越大，输出端的低电平就越高。由三极管输出特性曲线也可以看出，灌电流越大，饱和压降越大，低电平越大。然而，逻辑门的低
30、电平是有一定限制的，它有一个最大值 UOLMAX。在逻辑门工作时，不允许超过这个数值，TTL 逻辑门的规范规定 UOLMAX 0.40.5V。所以，灌电流有一个上限。当逻辑门输出端是高电平时，逻辑门输出端的电流是从逻辑门中流出，这个电流称为拉电流。拉电流越大，输出端的高电平就越低。这是因为输出级三极管是有内阻的，内阻上的电压降会使输出电压下降。拉电流越大，输出端的高电平越低。然而，逻辑门的高电平是有一定限制的，它有一个最小值 UOHMIN。在逻辑门工作时，不允许超过这个数值，TTL 逻辑门的规范规定 UOHMIN 2.4V。所以，拉电流也有一个上限。可见，输出端的拉电流和灌电流都有一个上限，否
31、则高电平输出时，拉电流会使输出电平低于UOHMIN；低电平输出时，灌电流会使输出电平高于 UOLMAX。所以，拉电流与灌电流反映了输出驱动能力。 （芯片的拉、灌电流参数值越大，意味着该芯片可以接更多的负载，因为，例如灌电流是负载给的，负载越多，被灌入的电流越大）由于高电平输入电流很小，在微安级，一般可以不必考虑，低电平电流较大，在毫安级。所以，往往低电平的灌电流不超标就不会有问题。用扇出系数来说明逻辑门来驱动同类门的能力，扇出系数 No 是低电平最大输出电流和低电平最大输入电流的比值。在集成电路中， 吸电流、拉电流输出和灌电流输出是一个很重要的概念。拉即泄，主动输出电流，是从输出口输出电流。灌
32、即充，被动输入电流，是从输出端口流入吸则是主动吸入电流，是从输入端口流入吸电流和灌电流就是从芯片外电路通过引脚流入芯片内的电流,区别在于吸收电流是主动的，从芯片输入端流入的叫吸收电流。灌入电流是被动的,从输出端流入的叫灌入电流。拉电流是数字电路输出高电平给负载提供的输出电流，灌电流时输出低电平是外部给数字电路的输入电流，它们实际就是输入、输出电流能力。吸收电流是对输入端（输入端吸入）而言的；而拉电流（输出端流出）和灌电流（输出端被灌入）是相对输出端而言的。给一个直观解释：图中 PB0 输出 0，LED 会亮，PB0 的电流方向是流向 PB0 也就是灌电流了；而 PB1 要输出1，LED 会亮，
33、PB1 的电流方向是从 PB1 流出，也就是拉电流了。+在实际电路中灌电流是由后面所接的逻辑门输入低电平电流汇集在一起而灌入前面逻辑门的输出端所形成，读者参阅下图自明。显然它的测试电路应该如图 (b)所示，输入端所加的逻辑电平是保证输出端能够获得低电平，只不过灌电流是通过接向电源的一只电位器而获得的，调节的电位器可改变灌电流的大小，输出低电平的电压值也将随之变化。(a) 灌电流负载 (b) 拉电流负载图 18-2-3 灌电流与放电流示意图(a) 灌电流负载特性曲线 (b) 测试电路图 18-2-4 灌电流负载特性曲线及测试电路当输出低电平的电压值随着灌电流的增加而增加到输出低电平最大值时，即
34、uOL=UOLMAX 时所对应的灌电流值定义为输出低电平电流的量大值 IOLMAX。不同系列的逻辑电路，同一系列中不同的型号的集成电路，国家标准中对输出低电平电流的最大值 IOLMAX 的规范值的规定往往是不同的。比较常用的数值如下TTL 系列 IOLMAX=16mALSTTL74 系列 IOLMAX=8mALSTTL54 系列 IOLMAX=4mA扇出系数 NO 是描述集成电路带负载能力的参数，它的定义式：NO= IOLMAX / IILMAX 其中 IOLMAX 为最大允许灌电流，IILMAX 是一个负载门灌入本级的电流。No 越大，说明门的负载能力越强。一般产品规定要求 No8。在决定扇出系数时，正确计算电流值是重要的，对于图 18-2-3 而言，后面所接的逻辑门的输入端有并联的情况。当输出为低电平时，后面逻辑门输入端流出的 IIL，因有 R1 的限流作用，与并联端头数无关。但是，当输出为高电平时，电流的方向改变为流进输入端，后面逻辑门输入级的多发射极三极管相当有两个三极管并联。流入的 IIH 就要加倍，与并联端头数有关。对于图 18-2-3，NOL=2，而 NOH=3，输出低电平和输出高电平两种情况下，扇出系数可能是不同的。由于 IIL 的数值比 IIH 的数值要大很多，对于集成电路来说矛盾的主要方面在低电平扇出系数。所以，一般我们只需要考虑低电平扇出系数就可以了。
