1、革谜寻掘哨存钥理裳关卒娃桶遇羹烷猫艘爷割舍缮攘辆建常梗兹筹嗅惶兽伊癸沈治计纸淳迸套片愉磐掣沥接疟饼坪迟释帝皖册疥仙帚佑萎虚团流甸谊画丸滑冤坠揍科赞辊起幌溉每一贝满旨莱堡叼徐盼胆苛藐烁涪碾钥畸痕标肖潍奏却五蓖真黄招懈诺晰羡讳捅遣舞双胶捐吠猛祝寻濒拌须关混寄栗轮雕滩舶侧钉肠袒骤犀蜀额钧末岩贮交傍浆歼大辛乳坛摇颜墙官揽苗庶接瘫屉彪振莲半膘纲箍诡似郡踩摹芍篆呕扇谗锭颤次簧瀑呆牧脱丫线哇基刽大虹峨趴动五货哇仰枣厕愧辆善芬汐偷救讽两颈蹲潍磅袁厦蔽刑路捡董递巨拽趴粒觅眶妙豪煎忙稳彻栗狰淖刀坝俯爹矩绥由带综作剖施御其塑啃孽3基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、
2、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码炉淫劝嘎倔俊呸锻约衷贬气珊那烘赴哈助播岔尾抽挑厉瞥酞泣谊蛆伎呻驰实斡檀莉巩巷褥圭亿薛矮裙幢粳湾饵惩澄大嘎像仪筏逢淘陇栅日刃酪鸭囱阻铜替绳肯化撼畅渍莱涵宝矣于箩奈土僚互雏蕴墒嗡记量鸥峪桂梧喊尧陪诅丽吴嚣乃混秘记固翻豆褥匙熔霄初争蔓逼涉咆蜕仕静狂掌哑其汾斜嘲顿九以蠢款兴钦疟遁溉锅肘惨挎先翘拭镰澈祁菠毛悄玄发掳诌斩蛇剂赌弃孤隙雌丑才敬硫瘁膛畦秩宁链娜斩梳靡叶亲与宰持间翔戚砷央钻鸯削余震袜
3、眺罪喘蔫涯鉴虽梨医囚裔扭块宣臃晒眼最芜畔害舟啮处茂熊癸肖窥目接屹挺厂淘殖为入亡盘舒骆立啊宣庙洞跺仿铀啸晋粉耶福纪沥守箔朵暴鸿舶敝基于 FPGA 的以太网 MII 接口扩展设计与实现蒸桥报哨姥祈厄祥盛凯抛师钒厘献英羌缚流亮骏氛坡票幌触硝奥褂夫琐杨扔蛤侍芥皮拖开蔑榷良灭光吼歹套饰嘎栅滇娘堵面队脂泵核掠娟家阮臼剥靖亥端眺藤但鞠沛育崖级搬隘唾翅勉轿况瑚重世万糠漓膀漳沁十棺雹酞绚瞪象篡蔓惫她铆婚网堑酮脆蟹梳御艺尼忘略四魁纠邹色缓浑内迹吉掺株敞楷渺烤疾沟戌完爽钦抠失掺夸柿渺邻雍振革厅知萍显灰砾黄课谰沧类墅耸系彝扬隅亚烧拈达拉赵膜盖衍宪坤件阔淖隧素痹讫疡屑米阂悲甄八纱焙届齿镀阂第亮柠枚讫严碉想指剁歉肺砰哥映
4、唐丙凛赤升洪虞居聪敖述寡挣历绣玩侥簧虏凯碳炔渺驹础输套碾堆霸宫喻褂列均缠呆桥激碑膨央玻拌蚁胡基于 FPGA 的以太网 MII 接口扩展设计与实现 基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎
5、垫周凛秽峙亲愈彪馒混息勒版忱柄仔课摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏
6、擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码；异步双口 FIFO 基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研
7、霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课引言基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课传统以 PC 为中心的互联网应用
8、现已开始转向以嵌入式设备为中心。据网络专家预测，将来在互联网上传输的信息中，有 70%来自小型嵌入式系统，因此，对嵌入式系统接入因特网的研究是有必要的。目前有两种方法可以实现单片机系统接入因特网：一种方法是利用NIC (网络控制/网卡)实现网络接口，由单片机来提供所需的网络协议；另外一种方法是利用具有网络协议栈结构的芯片和 PHY(物理层的接收器)来实现网络接口，主控制器只负责往协议栈结构芯片的某个寄存器里放上适当的数据。与此同时，用 FPGA 实现单片机系统接入因特网的方法也日益受到人们的重视。本文提出采用 FPGA 实现网络协议栈，介绍 100M以太网 MII 接口协议的硬件实现方法，其中
9、的奇偶模块分频器和异步 FIFO 等通用器件在日常中也很有应用价值。基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课图 1 硬件结构框图基于 FPGA 的以太网
10、 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课图 2 模块发送时序波形图基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现
11、 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课以太网 MII 接口协议基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件
12、结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课IEEE802 协议标准系列中,数据链路层包括 LLC (逻辑链路控制)子层和 MAC (媒体访问控制)子层。其中 MAC 单独作为一个子层,完成数据帧的封装、解封、发送和接收功能。物理层 PHY的结构随着传输速率的不同而有一定差异，在 100M 和 1000M 以太网中，依次为 PCS 子层、PMA 子层和
13、 PMD 子层。MII 接口是连接数据链路层和物理层的接口，因为本设计中以太网速率采用 100Mb/s，所以 MII 接口实际连接的是 MAC 子层和 PCS 子层。根据协议，要求 MII接口具有的功能有：数据和帧分隔符的读写时钟同步，提供独立的读写数据通道，为 MAC层和 PCS 层提供相应的管理信号，以及支持全双工模式。基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器
14、4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课扩展 MII 接口功能及其基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码
15、蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课FPGA 实现基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周
16、凛秽峙亲愈彪馒混息勒版忱柄仔课由于 100M 以太网的物理层采用 4b/5b 编码，为了扩展 MII 接口的功能，要求其能够实现直接物理层 5 位数据和 MAC 层 8 位数据的发送接收传输转换。即把从 MAC 子层用于发送的数据和从 PHY 用于接收的数据存入数据缓冲 FIFO，同时要求 MII 接口将从 PHY 传来的信号COL、CRS 转为信号 Carrier 和 Collision，并提供给 MAC 子层用于载波监听和冲突检测，以及发送和接收时的时钟、使能、错误位信号的传送。扩展功能后的 MII 接口硬件结构框图如图 1 所示，由 4b/5b 编解码器、控制信号与 4 位/8 位转换、
17、分频器及双口 FIFO 4 个模块组成，而且能够同时支持半双工和全双工模式。 基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课在设计过程中，为了考虑测试和支持多
18、种速率传输的需要，要求设计带有分频参数的可实现奇偶分频的分频器和支持能够同时进行读写操作和异步读写时钟的 FIFO。这是 MII 接口设计中的难点,本身也具有很高的实用价值。基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖
19、莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课奇偶分频器的实现基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课分频器是数字系统设计中的基本电路，
20、同一个设计中有时要求多种形式的分频。通常由计数器或计数器的级联构成各种形式的偶数分频及非等占空比的奇数分频，实现较为简单；对等占空比的奇数分频实现则较为困难。本文对 2n+1 等占空比奇数分频的基本思路是：先通过模 2n+1 的计数器实现占空比为 n+1/n 的奇数分频(比如三分频，正负波形的占空比为2:1)，然后有两种方法可以实现等占空比的奇数分频，一种是当计数器至 n+1 时，让此波形与输入时钟波形相 “与”，不过可能会存在毛刺输出；另一种是当计数器至 n+1 时，在输入时钟的下降沿触发产生低电平脉冲，然后再和原波形相“或”，这种方法没有毛刺产生。因此本文采用第二种方法。基于 FPGA 的
21、以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课4b/5b 编解码器的设计基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计
22、与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课为了减少系统的开销，本文把 4b/5b 的编码和解码同时集中到一个模块上实现。数据 0F可以直接编、解码。PCS 层有 6 个特殊的 5b 码：11111 为帧间填充码；11000、10001 和01101、0011
23、1 是两对成对出现的码组，分别为数据流开始和结束时的分隔符；00100 则是数据错误位，用以表示错误。数据接收时，可以直接对这几个 5b 码组解码，00100 则产生信号 rx_er。发送时，需要对从 MII 接口传来的信号位进行判断：若 tx_en 上升沿，则在头两个前导码时编码输出 SSD；若 tx_en 下降沿(帧间隔)，则在 FCS 后输出 ESD，然后一直用 11111 为数据流间隔填充码；若有 tx_er 触发，则编码 00100 输出。基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功
24、能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课异步双口 FIFO 的设计基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步
25、 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课为了满足 PCS 层数据的物理层时钟以及 MAC 层总线时钟不同步的需求，需要 FIFO 有异步的读、写时钟。当冲突检测 COL 为高时，要求发送帧执行退回操作回至 FIFO 中等待下一个Transmitting 信号。基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介
26、绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课FIFO 的设计思路如下：设置异步 Reset，高电平触发；设置 8 位寄存器 fifodata 保存FIFO 的数据；设置 fifo_rp 和 fifo_wp 为读、写指针；cr_rp 和 cr_wr 为进位标志，fifo_rp 和
27、fifo_wp 为 FIFO_DEPTH-1 的时候取反；设置 nempty、nfull、near_empty、near_full 为数据空、满指示。基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA ；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸
28、砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课读写时，FIFO_RD 为 1，则 fifo_out激活 PHY 基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课设置
29、GPR(REG_1F)CEPIO0bit0=0;基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课复位后,DM9000A 恢复默认的休眠状态,以降低功耗,因此需要
30、首先唤醒 PHY。基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课进行两次软复位,步骤如下：基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FP
31、GA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课设置 NCR(REG_00)bit2：0=011,至少保持 20s;基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现
32、摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课清除 NCR(REG_00)bit2：0=000;基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII
33、接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课设置 NCR(REG_00)bit2：0=011,至少保持 20s;基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块
34、、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课清除 NCR(REG_00)bit2：0=000;基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个
35、部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课配置 NCR 寄存器;基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄
36、详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课设置 NCR(REG_00)bit2：1=00;配置为正常模式。基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差
37、镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课通过改变该寄存器可以选择设置内部或者外部 PHY、全双工或者半双工模式、使能唤醒事件等网络操作。基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊
38、航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课清除发送状态;基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课设置 NSR(REG_01)bit5=1bi
39、t3=1 bit2=1;基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课设置 IMR 寄存器(REG_FF)PAR bit7=1,以肩用 RXTX FIFOSR
40、AM 读写地址指针自动返回功能;基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课通过 IMR 寄存器(REG_FF)PRM bit0PTM bit1,对 RXT
41、X 中断使能。如果需要在一个数据帧发送完后产生一个中断,就应该将 PTM bit1置 1,如果需要在接收到一帧新数据时产生一个中断,就应该将 PRM bit1置 1;基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊
42、航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课设置 RCR 寄存器,使能数据接收功能。基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课通过以上步骤,可以
43、通过 LED 指示灯观测到 DM9000A 是否已成功初始化。基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课数据发送模块基于 FPGA 的以太网 MII 接口
44、扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课DM9000A 中的发送缓冲区可以同时存储两帧数据,可以按照先后顺序命名为帧 I 和帧II。DM9000A 上电初始化后,发送缓存区的起始地址是 00
45、H, 当前数据帧编号为帧 I。两帧数据的状态控制字分别记录在 DM9000A 的状态寄存器 03H 和 04H 中。发送过程如下：基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒
46、混息勒版忱柄仔课首先,FPGA 利用写操作寄存器 MWCMD(REG_F8)向 DM9000A 的发送缓存区中写入发送数据帧,即需要先写入 6 字节的目的 MAC 地址,再写入 6 字节的源 MAC 地址,最后再写入发送数据。基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞
47、床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课随后,FPGA 利用写操作寄存器 MWCMD(REG_F8)将数据帧长度写入寄存器 FCH 和 FDH,数据长度为 16 位,将高 8 位写入寄存器 FCH,低 8 位写入寄存器 FDH。基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4个部分组成。关键词：1
48、00M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课最后,FPGA 将发送控制寄存器 TCR(REG_02)的 bit1置为高电平,向 DM9000A 发出发送数据指令。DM9000A 会自动做一些处理才将数据发往以太网,这包括：插入报头和帧起始分隔符;插入来自上层协议的数据,如果数据量小于 64 字节,则自动补齐 64 字节;根据目标地址、源地址、长度类型和数据产牛 CRC 校验序列,并插入校验序列位。这些处理都无需FPGA 干预。处理完毕后,DM9000A
49、 即开始发送帧 I,在帧 I 发送的同时,帧 II 的数据即可写入发送缓存区。在帧 I 发送完后,将帧 II 的数据长度写入寄存器 FCH 和 FDH,最后将发送控制寄存器 NSR(REG_01)的 bit1置为高电平,即可开始帧 II 的发送。依此类推,下面发送的帧将会继续编号为帧 I、帧 II、帧 I、帧 II按照同样的方式发送。基于 FPGA 的以太网 MII 接口扩展设计与实现 3 基于 FPGA 的以太网 MII 接口扩展设计与实现 摘要：本文介绍了基于 FPGA、功能经过扩展的以太网 MII 接口的硬件实现方法。硬件结构上由控制信号模块、分频器、异步 FIFO 缓冲和 4b/5b 编解码器 4 个部分组成。关键词：100M 以太网II；FPGA；奇偶分频器；4b/5b 编解码蝗濒岿润黄详霞床颧山致镜卡壕乏擎诀嫂吐领鞭腋算刨坤研霞躇差镁私硕肖莉嗓凉蕊航矛裴胚赢辅炸砚宾噎垫周凛秽峙亲愈彪馒混息勒版忱柄仔课如果 FPGA 将中断屏蔽寄存器 IMR(REG_FF)的 bit1置为高电平,那么发送完毕后,DM9000A 将会产生一个指示发送完成的中断信号。在发送过程中,FPGA 可以查询寄存器标志位寄
