真双口 RAM 的 verilog 源代 码 声明 wr_a 和 wr_b 两个变量， 好处在于， 当 a,b 两 侧的时钟为同一个时钟时， 只要错开半个 周期，就不存在冲突的情况。 写进程里，当 a 和 b 的 地址不一样时，不会冲突；当地址一样时，b 的值为最后的新值。
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