1、理工大学学士论文I摘 要在集成电路设计领域中，各类微处理器已经成为了整个芯片系统的核心。运算器作为其核心部件，得到广泛的发展。与此同时，为了增加电子产品产出效率，降低制造成本，诸如 Quartus II9.0 等电子仿真软件相继出现，为产品开发提供了良好的开发平台。本文根据运算器具有物美价廉、使用方便、功能性强等特点，分别对半加器、全加器、乘法器、除法器进行了仿真设计。首先本文介绍了课题的背景、意义、发展现状及未来走向，并对研究内容及设计方案进行了简单介绍。其次对设计环境 Quartus平台及 VHDL 做了介绍。之后对半加器、全加器、乘法器、除法器的设计进行了详细描述，包括工作原理、真值表及
2、流程图，还把乘法器分成各个模块，并对各个模块进行了详细的介绍与设计分析。随后对半加器、全加器、乘法器、除法器进行了编程、仿真以及在 Quartus平台上对仿真结果进行验证。从而做到了从理论到实践，学以致用。关键词：运算器；Quartus；VHDL理工大学学士论文IIAbstractIn the field of integrated circuit design, all kinds of microprocessors has become the core of the whole chip system. Unit as its core component, is widely dev
3、elopment.At the same time, in order to increase the electronic products output efficiency, reduce manufacturing cost, such as the QuartusII 9.0 electronic simulation software appeared, such as for product development provides a good development platform. Based on the arithmetic unit has the good and
4、 inexpensive, easy to use, functional characteristics, respectively, half adder, full adder, multiplier and divider design has carried on the simulation. First this article introduces the topic background, significance, status quo and future development, and research contents and the design scheme o
5、f a simple introduction. Secondly on the design environment QuartusII platform and VHDL is presented. After full adder and full adder, multiplier and divider design are described in detail, including the working principle, the truth table and flow chart, also the multiplier is divided into various m
6、odules, and each module are analyzed in detail and design. Then half adder, full adder, multiplier and divider for programming, simulation, and in the QuartusII platform of simulation results to validate. Thus did it from theory to practice, to practice. Keywords: Arithmetic unit；VHDL；QuartusII理工大学学
7、士论文III目 录1 引言 .11.1 课题背景及意义 .11.2 课题的现状与发展 .11.3 研究内容与设计方案 .12 开发环境 .32.1 Quartus II 平台介绍 .32.1.1 Quartus II 简介 .32.1.2 Quartus II 总体设计 .42.1.3 Quartus II 总体仿真 .82.2 VHDL 语言介绍 .92.2.1 VHDL 语言概述 .92.2.2 VHDL 语言介绍 .102.2.3 VHDL 应用开发介绍 .123 基于 Quartus II 的半加、全加器的设计与实现 .133.1 基于 Quartus II 的半加器运算 .133.1
8、.1 半加器的原理与真值表 .133.1.2 半加器的设计与实现 .133.2 基于 Quartus II 的全加器运算 .223.2.1 全加器的原理、真值表和原理图 .223.2.2 全加器的设计与实现 .244 基于 Quartus II 的乘法、除法器的设计与实现 .254.1 基于 Quartus II 的乘法器运算 .254.1.1 乘法器的原理和流程图 .254.1.2 四位二进制加法器模块 .284.1.3 八位二进制加法器模块 .294.1.4 一位乘法器模块 .314.1.5 8 位右移寄存器模块 .334.1.6 乘法器的其他模块 .344.2 基于 Quartus II
9、 的除法器运算 .39理工大学学士论文IV4.2.1 除法器的原理与流程图 .394.2.2 除法器的设计与实现 .40结 论 .43致 谢 .44参考文献 .45附录 A 英语原文 .46附录 B 汉语翻译 .56理工大学学士论文11 引言1.1 课题背景及意义Quartus II 具有界面友好、操作简单的特点，作为高效的 EDA 设计工具集合，与第三方软件扬长补短，使软件功能越来越强大，为用户提供了更加丰富的 Quartus II 平台。运用基于 VHDL 语言的技术优越性体现在可以缩短设计周期，提高设计活动的效率、可靠性和正确性。用 VHDL 语言编写的源程序，可以转化成电路原理图的形式
10、输出，而且 VHDL 语言作为归档文件的优点是：资料量小，便于保存，便于阅读，阅读者不需要太多的硬件知识和经验就可以很容易的从程序中看出某一硬件电路的工作原理和逻辑关系；可继承性好，设计者在设计其他硬件电路时，可以方便的使用某些已经设计好的局部硬件电路。本课题是将两者的优越性结合起来，用 VHDL 语言在 Quartus II 的开发环境下实现运算器的加法器、半加器、全加器、乘法器和除法器。运算器在当今社会起着举足轻重的作用，随着科技的飞速发展，运算器在计算机、电视机、一些特定电路的开关以及许多非线性变换领域等都有着广泛应用。1.2 课题的现状与发展在集成电路设计领域中，各类微处理器已经成为了
11、整个芯片系统的核心，人们对其性能要求越来越高，使得其每一个部件性能都在不断提升。运算器作为其核心部件，已经成为高性能计算和数字信号处理的重要指标，它的发展影响着微处理器性能，关于提高其性能一直是国内外研究的重要课题，这里介绍的 Quartus II9.0 它的简单易用，方便快捷，给设计者减少了难度，使用 Quartus II9.0 设计运算器与传统的运算器相比较具有开放性、可编程性强、设计空间大、时间灵活等特点，并具有较高的实验效率。1.3 研究内容与设计方案查阅相关资料，熟悉 Quartus II 软件，熟悉运算器的工作原理，了解运算器的各部分功能；在 Quartus II 平台上设计并实现
12、半加器、全加器、乘法器以及除理工大学学士论文2法器。在 Quartus II 平台上的实现半加器、全加器、加法器、移位加法乘法器、除法器的运算过程，基于 VHDL 语言，硬件简单，性能稳定，可以充分体现可编程器件在数字电路中的优越性。首先确定运算器所要实现的功能，根据功能的要求确定实现运算器的模块，大致分为下面几个步骤，首先在 Quartus II 软件上创建 Block Diagram/Schematic File 文件，实现功能电路，画出运算器电路。然后在 Quartus II 软件上对该运算器的程序进行编译，输入程序之后，创建 VWF 文件，在文件中编辑波形，进行仿真，并且得出运算结果。
13、理工大学学士论文32 开发环境2.1 Quartus II 平台介绍2.1.1 Quartus II 简介Quartus II 是 Altera 公司的综合性 PLD 开发软件，支持原理图、VHDL、VerilogHDL 以及 AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整 PLD 设计流程。Quartus II 可以在 XP、Linux 以及 Unix 上使用，除了可以使用 Tcl 脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易
14、学易用等特点。Quartus II 支持 Altera 的 IP 核，包含了 LPM/MegaFunction 宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方 EDA 工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方 EDA 工具。此外，Quartus II 通过和 DSP Builder 工具与 Matlab/Simulink 相结合，可以方便地实现各种 DSP 应用系统；支持 Altera 的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。Maxplus II 作为 Alte
15、ra 的上一代 PLD 设计软件，由于其出色的易用性而得到了广泛的应用。目前 Altera 已经停止了对 Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera 在 Quartus II 中包含了许多诸如 SignalTap II、Chip Editor 和 RTL Viewer 的设计辅助工具，集成了 SOPC 和 HardCopy 设计流程，并且继承了 Maxplus II 友好的图形界面及简便的使用方法。Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字
16、系统设计者的欢迎。 Altera 的 Quartus II 可编程逻辑软件属于第四代 PLD 开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于 Internet 的协作设计。Quartus 平台与 Cadence、 ExemplarLogic、 MentorGraphics、Synopsys 和理工大学学士论文4Synplicity 等 EDA 供应商的开发工具相兼容。改进了软件的 LogicLock 模块设计功能，增添了 FastFit 编译选项，推进了网络编辑性能，而且提升了调试能力。支持 MAX7000/MAX3000 等乘积项器件2.1.2 Quartus II 总体设
17、计1、总体设计Altera Quartus II 设计软件提供完整的多平台设计环境，能够直接满足特定设计需要，为可编程芯片系统(SOPC)提供全面的设计环境。QuartusII 软件含有FPGA 和 CPLD 设计所有阶段的解决方案如流程框图图 2.1 所示。图2.1 Quartus II 设计流程此外，Quartus II 软件为设计流程的每个阶段提供 Quartus II 图形用户界面、理工大学学士论文5EDA 工具界面以及命令行界面。可以在整个流程中只使用这些界面中的一个，也可以在设计流程的不同阶段使用不同界面。本章介绍适用于每个设计流程的选项。本手册其余章节详细说明设计流程的各个阶段。
18、2、图形用户界面设计流程您可以使用 Quartus II 软件完成设计流程的所有阶段；它是一个全面易用的独立解决方案。 图 2.2 显示 Quartus II 图形用户界面在设计流程每个阶段中所提供的功能。图2.2 Quartus II 图形用户界面的功能Quartus II 软件包括一个模块化编译器。编译器包括以下模块( 标有星号的模块表示在完整编译时，可根据设置选择使用): 分析和综合 分区合并 适配器 汇编器理工大学学士论文6 标准时序分析器和 TimeQuest 时序分析器 设计助手 EDA 网表写入器 HardCopy 网表写入器要将所有的编译器模块作为完整编译的一部分来运行，在 p
19、rocessing 菜单中单击 Start Compilation。也可以单独运行每个模块，从 Processing 菜单的 Start 子菜单中单击您希望启动的命令。还可以逐步运行一些编译模块。此外，还可以通过选择 Compiler Tool(Tools 菜单)，在 Compiler Tool 窗口 中运行该模块来分别启动编译模块。在 Compiler Tool 窗口中，可以打开该模块的设置文件或报告文件，还可以打开其它相关窗口。以下步骤描述了使用 Quartus II 图形用户界面的基本设计流程：（1） 在 File 菜单中，单击 New Project Wizard，建立新工程并指定目标
20、器件或器件系列。（2）使用文本编辑器建立 Verilog HDL、VHDL 或者 Altera 硬件描述语言(AHDL) 设计。使用模块编辑器建立以符号表示的框图，表征其他设计文件，也可以建立原理图。（3） 使用 MegaWizard 插件管理器生成宏功能和 IP 功能的自定义变量，在设计中将它们例化，也可以使用 SOPC Builder 或者 DSP Builder 建立一个系统级设计。（4）利用分配编辑器、引脚规划器、Settings 对话框、布局编辑器以及设计分区窗口指定初始设计约束。（5）( 可选) 进行早期时序估算，在适配之前生成时序结果的早期估算。（6） 利用分析和综合对设计进行综合。（7） ( 可选) 如果您的设计含有分区，还没有进行完整编译，则需要通过 Partition Merge 将分区合并。（8）( 可选) 通过仿真器为设计生成一个功能仿真网表，进行功能仿真。（9） 使用适配器对设计进行布局布线。（10）使用 PowerPlay 功耗分析器进行功耗估算和分析。（11）使用仿真器对设计进行时序仿真。使用 TimeQuest 时序分析器或者标准时序分析器对设计进行时序分析。（12）( 可选) 使用物理综合、时序逼进布局、LogicLock 功能和分配编辑
