1、河南理工大学毕业设计（论文）说明书I毕业设计论文基于 FPGA 的直接数字频率合成器的设计摘要 在频率合成领域，常用的频率合成技术有直接模拟合成、模拟锁相环、小数分频锁相环等，直接数字频率合成（Direct Digital Frequency Synthesis ，DDFS，简称 DDS）是近年来的新的频率合成技术。本文介绍了直接数字频率合成器的基本组成及设计原理，给出了基于 FPGA 的具体设计方案及编程实现方法。仿真结果表明，该设计简单合理，使用灵活方便，通用性好，可写入各种 FPGA 芯片，最高可将频率提高 100 万倍。具有良好的性价比。关键词 直接数字频率合成器(DDS) FPGA
2、河南理工大学毕业设计（论文）说明书IIDesign of direct digital frequency synthesizer based on FPGAAbstract In Frequency domain, the common Synthesis technology has Direct simulation, phase lock loop simulation, decimal Frequency and phase lock loop, Direct Digital Frequency Synthesis (as some DDFS, Digital, referred t
3、o as spurious bio-synthesis) in recent years is the new Frequency Synthesis technology. The structure and principles of Direct Digital Frequency Synthesizer is introduced. Also a detailed design and the method of program realization based on FPGA are introduced. The result of simulation shows that t
4、he design is simple and feasible, convenient and flexible, high universality, writeable various FPGA chip, the highest frequency can be 100 million times. Ratiofor quality to price.Keywords Direct Digital frequency Synthesizer(DDS) FPGA河南理工大学毕业设计（论文）说明书III前言在频率合成领域，常用的频率合成技术有直接模拟合成、模拟锁相环、小数分频锁相环等，直接
5、数字频率合成（DDS）是近年来的新的频率合成技术。DDS 以稳定度高的参考时钟为参考源，通过精密的相位累加器和数字信号处理，再通过高速 D/A 变换器产生所需的数字波形，这个数字滤波经过一个模拟滤波器后，得到最终的模拟信号波形。DDS 是产生高精度、快速频率变换、输出波形失真小的优先选用技术。随着可编程逻辑器件的飞速发展，使用 FPGA（FieldProgrammable Gate Array）设计 DDS 系统成为一种很好的选择，由于 FPGA 现场可编程，设计复杂或者简单系统完全从实际需要出发，通过重写 RAM/ROM 数据，可以做到任意波形输出和动态波形输出，这是其他方法所无法比拟的。本
6、章提出了一种基于FPGA 的直接数字频率合成设计方法，并利用比例乘法器，将频率分辨率提高到惊人的程度。河南理工大学毕业设计（论文）说明书IV目录1 DDS 原理 .11.1 直接模拟（DAS） .11.2 间接式频率合成（PLL） .11.3 直接数字频率合成（DDS） .22 系统设计 .62.1 微控制器接口模块 .82.2 相位累加寄存器 .82.3 双端口 RAM .83 模块设计与实现 .153.1 微控制器接口模块 .153.1.1 分频寄存器（FWORD1-FWORD4) .163.1.2 控制寄存器（DDSCR) .163.1.3 数据输入寄存器（DATA） .173.2 比例
7、乘法器模块 .313.3 相位累加器模块 .373.4 双端口 RAM 模块 .39致 谢 .48参考文献 .49河南理工大学毕业设计（论文）说明书11 DDS 原理顾名思义频率合成技术，就是能从一个高稳定和准确度的标准频率中产生千百万个同一高稳定度和准确度的频率。频率合成技术广泛地应用于通信、导航、雷达、仪器仪表、军事装备等领域、现代的电子系统对频率合成器提出越来越高的要求，主要表现在：转换速度快、频段宽、步进间隔小、杂散小、体积小、重量轻、功耗低等。随着大规模集成电路的发展，频率合成技术日趋完善，目前，主要有以下几种方式。1.1 直接模拟（DAS）直接模拟合成技术是通过对标准参考频率进行加
8、、减、乘、除运算而合成一系列相干频率，其换频率速度主要由电路部件响应速度决定，相位噪声指标也还不错。主要技术问题是杂波干扰，由于直接模拟合成引入了大量的混频器、倍频器、分频器，这些非线性的部件使得杂波抑制相当困难、在实际应用中，这种技术的电路结构比较复杂，体积、重量、成本等方面缺点大大限制其应用、1.2 间接式频率合成（PLL）间接式频率合成技术重要有鉴频器、环路滤波器、压控振荡器、分频器等4 个基本部件构成，如下图 1-1 所示。锁相环是一个相位误差反馈控制系统，它比较输入信号和压控振荡器经分频后输出信号之间的相位差，从而产生误差控制电压来调整压控制振荡器的输出频率，以达到与输入信号倍频的关
9、系。锁相环的频率转换速度与环路滤波器的带宽有关，环路带宽越宽，转换速度越快，而环路带宽又取决于鉴相器频率。才用这种技术产生的频谱较纯，系统体积小、重量轻、成本低、易集成，具有广泛的应用前景。但是，它也有一个致命的缺点，就是在高分辨率情况下，换频速度较慢。河南理工大学毕业设计（论文）说明书2分频器鉴相器 压控振荡器低通滤波器合成频率参考频率图 1-1 锁相环电路基本结构为了解决高分辨率于高鉴相频率之间的矛盾，可以采用多环技术或者小数分频技术。如果要求分辨率很高，那么采用多环 PLL 就显得电路结构复杂、成本高、调试困难；而采用小数分频技术，可以轻易解决高分辨率问题，但是小数分频的主要问题是“尾数
10、难抑” ，国内外对这方面的研究不少，但是还没有彻底解决。1.3 直接数字频率合成（DDS）DDS 的概念最初是有美国学者 J.Tierncy，C.M.Rader 和 B.Gold 提出的，它是以全数字技术，从相位概念出发直接合成所需波形的一种新的频率合成技术，典型的 DDS 系统由相位累加器，波形查找表（ROM/RAM） ，D/A，低通滤波器（Low Pass Filter 简称 LPF）构成，如图 1-2 所示。低通滤波器m inf outf相位累加器 波形查找表 D/A图 1-2 DDS 原理框图河南理工大学毕业设计（论文）说明书3图中，m 为相位累加器步长，也有资料称为频率控制字， 是参
11、考频率，inf是合成频率。其系统的核心是相位累加器，它由一个累加器和一个 n 位相位outf寄存器组成（也可用带有输出锁存的累加器代替） ，如图 1-3 所示。每来一个时钟脉冲 ，相位累加器以步长 m 累加，其结果作为波形查找表地址。当相位累inf加器加满量程，就会产生一次溢出，完成一个周期性的动作，这个周期是合成信号的一个周期，换句话说，累加器的溢出频率也就是 DDS 的合成信号频率。相位累加器的输出数据作为波形查找表地址，进行波形的相位幅值的转换，即可在给定的时间上确定输出波形的抽样幅值，如图 1-4 所示。n 位的寻址 RAM/ROM 相当于把 正弦信号离散成具有 个样值的序列，以二进制
12、数022值形式存储在 个地址单元，按照地址不同输出相应的信号幅值。nD/A 转换器的作用是把合成的数字波形转换成模拟波形。离散量化幅度序列S(n)经 D/A 转换后变成了阶梯波 S(t),值得注意的是，频率合成系统对 D/A 转换器的分辨率有一定要求，D/A 转换器的分辨率越高，合成的阶梯波 S(t)台阶数越多，输出的波形的精度也就越高，减少了量化失真。寄存器累加器步长 m参考时钟 fin相位码序列图 1-3 相位累加器幅度量化序列数据相位吗序列地址图 1-4 相位幅度变换原理图低通滤波器的作用不容忽视。对 D/A 输出的阶梯波 S(t)进行频谱分析，波形存储器（ROM/RAM）河南理工大学毕
13、业设计（论文）说明书4可知 S(t)中除了主频 外，还存在分布在 ，2 两边 处的非谐波outf infi outf分量。因此，为了取出主频 ，必须在 D/A 转换器的输出端接入截止频率为t的低通滤波器。2infDDS 具有以下特点：(1) 频率分辨率高。DDS 的频率分辨率在 固定时，取决于相位累加器的inf位数 n，只要 n 足够大，理论上就可以获得相应的分辨率精度，这是传统方法难以实现的。(2) 频率变换速度快。在 DDS 中，一个频率的建立时间通常取决于滤波器的带宽。影响因素为相位累加器，ROM/RAM 的工艺结构，D/A 转换器及它信号处理过程中可能产生的时延。其中，信号处理的时延与
14、时钟周期相关。由于 DDS 中不要相位反馈控制，频率建立及切换快，与频率分辨率，频谱纯度相互独立，明显优于 PLL。(3) DDS 中相位改变是线性过程。数字相位累加器是优良的线性数字增值发生器。因此，DDS 的相位误差主要依赖于时钟的相位特性，相位误差小。另外，DDS 的相位是连续变化的，形成的信号具有良好的频谱特性，这是传统的直接频率合成法所无法实现的。(4)输出频率范围宽。 理论上，DDS 输出的频率范围在 ，实际上，考0/2inf虑到低通滤波器的设计，为 ，而 FPGA 的时钟频率可达到 100MHz，因此，40%inf利用 FPGA，可以实现输出频率范围很宽的信号。根据前面的讲述，可
15、以得到一下公式：2noutiTm2inoutffinoutfmax2outff其中， 是输出波形的周期，n 是相位累加器位数，m 是相位累加器步长，tT是输入波形周期。 是参考频率， 是输出波形频率， 是最小分辨率，ininfoutf outf河南理工大学毕业设计（论文）说明书5是最高合成频率。根据奈奎斯特（Nyquist）定理，即采样频率必须不小maxoutf于被采样信号的最高频率，否则原信号不能被恢复，所以当 时，得到最12nm高合成频率，当然，这仅是理论值，实际上与 D/A 精度、转换速度，滤波网络性能密切相关，一般取 ，例如，晶振时钟为 100MHz 时，可知输出合max40%outf
16、成波频率将出现在较宽频段上。河南理工大学毕业设计（论文）说明书62 系统设计本章所需要设计的直接数字频率合成系统与前面介绍的 DDS 原理完全一致。从实现方式上看，有如下特色：(1) 引入 8 级级联的 BCD 比例乘法器，将频率分辨率提高 100 万倍！(2) 利用 FPGA 内部嵌入式存储单元，在 FPGA 内部集成了 2Kbit 容量双端口 RAM，降低了硬件难度，提高了系统可靠性。从前面的介绍中可以知道，增加相位累加器的位数 n，可以提高频率分辨率，最低输出频率可达 Hz、mHz 甚至是 Hz，即 DDS 的最低合成频率接近零频。有人计算过，如果 为 50MHz，那么当 n 为 48
17、位时，其分辨率可达 179nHz。inf但是，增加相位累加器的位数 n 将使加法算法过于庞大，消耗惊人的 FPGA 资源。何不从 入手，对 实现任意可分频，利用降低 来换取高分辨率呢？infinf inf事实证明，使用比例乘法器是可行的，经过 8 级 BCD 比例乘法器的分频，分频比达到 ，例如，晶振频率为 100MHz，经过分频 可以是 Hz 任810: inf810意整数频率，整个分频模块仅消耗 65 个宏单元。现代 FPGA 内部集成了存储单元，这些是宝贵的存储资源，通常只有通过利用开发商提供的知识产权核（IP CORE）才能使用，这些知识产权核经过严格的测试和优化，可以在特定器件上发挥最大效能，利用这些模块，就是将优秀EDA 开发人员的硬件成果嵌入到自己设计中，缩短了开发时间，提高了效率。本章设计的参数选取如下。由相位累加器位数 n=8，存储容量 2568=2048 bit，晶振频率为100MHz，可知：(1) 频率分辨率Hz8min810.3906252inoutff(2) 最高合成频率MHZax5inoutff前面讲过，这仅是理论值，实际中与具体电路(D/A，滤波器)有关。(3) 相位步进 256本设计按照模块化层次化设计方法，根据结构功能，可以划分出 3 个功能
