基于fpga任意倍数分频器设计_毕业设计论文.doc

1、 第 III 页基于 FPGA 任意倍数分频器设计目 录1 绪论.11.1 课题分析 .11.2 FPGA 概述 .21.3 VHDL 语言和 QUARTUS II 简介 .41.3.1 VHDL 语言简介 .41.3.2 QUARTUS II 简介 .62 分频基本原理.82.1 等占空比偶数分频方法 .82.2 等占空比的奇数分频方法 .82.3 分数分频方法 .92.4 小数分频方法 .92.5 任意倍数分频器 .103 任意倍数分频器设计.123.1 设计思想 .123.2 顶层框图设计 .133.3 顶层文件设计 .133.4 模块设计 .143.4.1 偶数分频模块的设计 .143

2、.4.2 奇数分频模块的设计 .153.4.3 半整数模块设计 .163.4.4 占空比可调的分频模块设计 .173.4.5 小数分频模块设计 .18第 IV 页3.4.6 encoder_35 模块的设计 .193.4.7 led 模块的设计 .203.4.8 mux51 模块的设计 .21结论.23致谢.24参考文献.25附录 A VHDL 源程序 .26附录 A1：偶数分频实现的程序 .26附录 A2 奇数分频实现的程序 .28附录 A3 半整数分频实现的程序 .30附录 A4 占空比可调的分频实现的程序 .32附录 A5 小数分频实现的程序 .34附录 A6 ENCODER_35 模块

3、实现的程序 .42附录 A7 LED 的实现程序 .43附录 A8 MUX51 模块的实现程序 .47附录 B 顶层文件设计原理图 .48第 1 页1 绪论1.1 课题分析随着电子技术的高速发展，FPGA/CPLD 以其高速、高可靠性、串并行工作方式等突出优点在电子设计中受到广泛的应用，而且代表着未来 EDA 设计的方向。FPGA/CPLD 的设计采用了高级语言，如 VHDL 语言 AHDL 语言等，进一步打破了软件与硬件之间的界限，缩短了产品的开发周期。所以采用先进的 FPGA/CPLD 取代传统的标准集成电路、接口电路已成为电子技术发展的必然趋势 1。EDA 技术代表了当今电子设计技术的最

4、新发展方向，采用 EDA 工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出 IC 版图或 PCB 版图的整个过程在计算机上自动处理完成。由于现代电子产品的复杂度和集成度的日益提高，一般分离的中小规模集成电路组合已不能满足要求，电路设计逐步地从中小规模芯片转为大规模、超大规模芯片，具有高速度、高集成度、低功耗的可编程朋 IC 器件已蓬勃发展起来 2。分频器是数字系统设计中的一种基本电路，我们往往需要通过分频器得到我们所需要的时钟频率，在 FPGA 的设计中也是使用频率非常高的一种基本设计。基于FPGA 实现的分频电

5、路一般有两种方法：一种是使用 FPGA 芯片内部提供的锁相环电路进行分频，如 ALTERA 提供的 PLL（Phase Locked Loop） ，Xilinx 提供的DLL（Delay Locked Loop） ；第二种是使用硬件描述语言，如 VHDL、Verilog HDL 等。使用锁相环电路进行分频有许多的优点，例如可以实现倍频、相位偏移以及占空比可调等。但是由于 FPGA 内部提供的锁相环个数极为有限，不能满足使用时的要求。因此使用硬件描述语言实现分频电路在数字电路设计较为常用，因为它消耗不多的逻辑单元就可以实现对时钟的操作，具有成本低、可编程等优点 3。在 数 字 系 统 的 设 计

6、 中 ， 设 计 人 员 会 遇 到 各 种 形 式 的 分 频 需 求 ， 如 整 数 、 小 数 、分 数 分 频 等 。 在某些数字系统设计中，系统不仅对频率有要求，而且对占空比也有着很严格的要求。由计数器或计数器的级联构成各种形式的偶数分频及非等占空比的奇第 2 页数分频实现起来较为简单，但对半整数分频及等占空比的奇数分频实现较为困难，小数分频和分数分频更困难。本论文利用 VHDL 硬件描述语言，通过 Quartus7.2 开发平台，设计了一种能满足偶数分频，奇数分频，半整数分频，占空比可调的分频，小数分频的任意倍数分频器，并可以通过按钮来选择具体由哪一种分频器进行操作，而拨码开关则可

7、以预置一些分频系数，发光二极管则显示具体由那种分频实现，数码管显示分频的系数。分频系数设置：偶数分频：2，4，6，8，10，12，14奇数分频：1，3，5，7，9，11，13，15半整数分频：1.515.5占空比可调的分频：1:1，1:2，1:3，2:1，2:2，2:3，3:1，3:2，3:3小数分频：1.13.31.2 FPGA 概述FPGA(Field Programmable Gate Array)现场可编程逻辑门阵列，它是在PAL（ Programmable Array Logic） 、GAL(generic array logic)、CPLD(Complex Programmable

8、 Logic Device)等可编程器件的基础上进一步发展的产物。它是作为专用集成电路(Application Specific Integrated Circuit)领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。它是当今数字系统设计的主要硬件平台，其主要特点就是完全由用户通过软件进行配置和编程，从而完成某种特定的功能，且可以反复擦写。在修改和升级时，不需额外地改变 PCB电路板，只是在计算机上修改和更新程序，使硬件设计工作成为软件开发工作，缩短了系统设计的周期，提高了实现的灵活性并降低了成本以硬件描述语言（Verilog 或 VHDL）所完

9、成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如 AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的 FPGA 里面，这些可编辑的元件里也包含记忆元件例如触发器（Flipflop）或者其他更加完整的记忆块。系统设计师可以根据需要通过可编辑的连接把 FPGA 内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品 FPGA 的逻辑块和连接第 3 页可以按照设计者而改变，所以 FPGA 可以完成所需要的逻辑功能。FPGA

10、一般来说比 ASIC（专用 集成芯片）的速度要慢，无法完成复杂的设计，但是功耗较低。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的 FPGA。因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的 FPGA 上完成的，然后将设计转移到一个类似于 ASIC 的芯片上。另外一种方法是用 CPLD（复杂可编程逻辑器件备） 。FPGA 采 用 了 逻 辑 单 元 阵 列 LCA（ Logic Cell Array） 这 样 一 个 概 念 ， 内 部 包括 可 配 置 逻 辑 模 块 CLB（ Configurable

11、 Logic Block） 、 输 出 输 入 模 块 IOB（ Input Output Block） 和 内 部 连 线 （ Interconnect） 三 个 部 分 。 目 前 主 流 的 FPGA 仍 是 基 于查 找 表 技 术 的 ， 已 经 远 远 超 出 了 先 前 版 本 的 基 本 性 能 ， 并 且 整 合 了 常 用 功 能 （ 如RAM、 时 钟 管 理 和 DSP） 的 硬 核 （ ASIC 型 ） 模 块 ：F PGA 芯 片 主 要 由 6 部 分 完 成 ，分 别 为 ： 可 编 程 输 入 输 出 单 元 、 基 本 可 编 程 逻 辑 单 元 、 完 整

12、 的 时 钟 管 理 、 嵌 入 块 式RAM、 丰 富 的 布 线 资 源 、 内 嵌 的 底 层 功 能 单 元 和 内 嵌 专 用 硬 件 模 块 。 FPGA 的基本特点有：1、 采 用 FPGA 设 计 ASIC 电 路 (专 用 集 成 电 路 )， 用 户 不 需 要 投 片 生 产 ， 就 能 得 到合 用 的 芯 片 。2、 FPGA 可 做 其 它 全 定 制 或 半 定 制 ASIC 电 路 的 中 试 样 片 。3、 FPGA 内 部 有 丰 富 的 触 发 器 和 I O 引 脚 。4、 FPGA 是 ASIC 电 路 中 设 计 周 期 最 短 、 开 发 费 用

13、最 低 、 风 险 最 小 的 器 件 之 一 。5、 FPGA 采 用 高 速 CHMOS 工 艺 ， 功 耗 低 ， 可 以 与 CMOS、 TTL 电 平 兼 容 。FPGA 是 由 存 放 在 片 内 RAM 中 的 程 序 来 设 置 其 工 作 状 态 的 ， 因 此 ， 工 作 时 需要 对 片 内 的 RAM 进 行 编 程 。 用 户 可 以 根 据 不 同 的 配 置 模 式 ， 采 用 不 同 的 编 程 方 式 。加 电 时 ， FPGA 芯 片 将 EPROM 中 数 据 读 入 片 内 编 程 RAM 中 ， 配 置 完 成 后 ，FPGA 进 入 工 作 状 态

14、。 掉 电 后 ， FPGA 恢 复 成 白 片 ， 内 部 逻 辑 关 系 消 失 ， 因 此 ，FPGA 能 够 反 复 使 用 。 FPGA 的 编 程 无 须 专 用 的 FPGA 编 程 器 ， 只 须 用 通 用 的EPROM、 PROM 编 程 器 即 可 。 当 需 要 修 改 FPGA 功 能 时 ， 只 需 换 一 片 EPROM 即可 。 这 样 ， 同 一 片 FPGA， 不 同 的 编 程 数 据 ， 可 以 产 生 不 同 的 电 路 功 能 。 因 此 ，第 4 页FPGA 的 使 用 非 常 灵 活 。早 在 1980 年 代 中 期 ， FPGA 已 经 在

15、PLD 设 备 中 扎 根 。 CPLD 和 FPGA 包 括 了一 些 相 对 大 数 量 的 可 编 辑 逻 辑 单 元 。 CPLD 逻 辑 门 的 密 度 在 几 千 到 几 万 个 逻 辑 单元 之 间 ， 而 FPGA 通 常 是 在 几 万 到 几 百 万 。CPLD 和 FPGA 的 主 要 区 别 是 他 们 的 系 统 结 构 。 CPLD 是 一 个 有 点 限 制 性 的 结构 。 这 个 结 构 由 一 个 或 者 多 个 可 编 辑 的 结 果 之 和 的 逻 辑 组 列 和 一 些 相 对 少 量 的 锁 定的 寄 存 器 。 这 样 的 结 果 是 缺 乏 编

16、辑 灵 活 性 ， 但 是 却 有 可 以 预 计 的 延 迟 时 间 和 逻 辑单 元 对 连 接 单 元 高 比 率 的 优 点 。 而 FPGA 却 是 有 很 多 的 连 接 单 元 ， 这 样 虽 然 让 它可 以 更 加 灵 活 的 编 辑 ， 但 是 结 构 却 复 杂 的 多 。CPLD 和 FPGA 另 外 一 个 区 别 是 大 多 数 的 FPGA 含 有 高 层 次 的 内 置 模 块 （ 比 如加 法 器 和 乘 法 器 ） 和 内 置 的 记 忆 体 。 因 此 一 个 有 关 的 重 要 区 别 是 很 多 新 的 FPGA支 持 完 全 的 或 者 部 分 的

17、系 统 内 重 新 配 置 。 允 许 他 们 的 设 计 随 着 系 统 升 级 或 者 动 态 重新 配 置 而 改 变 。 一 些 FPGA 可 以 让 设 备 的 一 部 分 重 新 编 辑 而 其 他 部 分 继 续 正 常 运 行 。CPLD 和 FPGA 还 有 一 个 区 别 ： CPLD 下 电 之 后 ， 原 有 烧 入 的 逻 辑 结 构 不 会 消失 ； 而 FPGA 下 电 之 后 ， 再 次 上 电 时 ， 需 要 重 新 加 载 FLASH 里 面 的 逻 辑 代 码 ， 需要 一 定 的 加 载 时 间 。FPFA 的 主 要 生 产 商 有 ： Altera，

18、 Xilinx， Actel， Lattice。 其 中 Altera 作 为 世界 老 牌 可 编 程 逻 辑 器 件 的 厂 家 ， 是 当 前 世 界 范 围 内 市 场 占 有 率 最 大 的 厂 家 ， 它 和Xilinx 主 要 生 产 一 般 用 途 FPGA， 其 主 要 产 品 采 用 RAM 工 艺 。 Actel 主 要 提 供 非易 失 性 FPGA， 产 品 主 要 基 于 反 熔 丝 工 艺 和 FLASH 工 艺 。1.3 VHDL 语言和 QUARTUS II 简介1.3.1 VHDL 语言简介VHDL（VHSIC（Very High Speed Integra

19、ted Circuit）Hardware Description Language）是超高速集成电路硬件描述语言，是一种用于电路设计的高级语言。它出现于 80 年代后期，刚开始时它是由美国国防部开发出来的，是为了供美军用来提高设计的可靠性和缩减开发周期的一种使用范围比较小的设计语言 。VHDL 语言主要应用于数字电路系统的设计。目前，国内对它的应用多数集中在 FPGA/CPLD/EPLD 的设第 5 页计当中，除此之外，一些较为有实力的单位，也将它用来设计 ASIC。VHDL 语言具有多层次描述系统硬件功能的能力，既 可 以 描 述 系 统 级 电 路 ， 又 可以 描 述 门 级 电 路 。

20、 而 描 述 既 可 以 采 用 行 为 描 述 、 寄 存 器 传 输 描 述 或 结 构 描 述 ， 也 可以 采 用 三 者 混 合 的 混 合 级 描 述 。 另 外 ， VHDL 还 支 持 惯 性 延 迟 和 传 输 延 迟 ， 还 可以 准 确 地 建 立 硬 件 电 路 模 型 。 VHDL 支 持 预 定 义 的 和 自 定 义 的 数 据 类 型 ， 给 硬 件 描述 带 来 较 大 的 自 由 度 ， 使 设 计 人 员 能 够 方 便 地 创 建 高 层 次 的 系 统 模 型 。 VHDL 语言 具有自顶向下和基于库的设计特点。其开发流程：在顶层用方框图或硬件语言对电

21、路的行为进行描述后，进行系统仿真验证和纠错，再用逻辑综合优化工具生成具体的门级逻辑电路的网表，然后通过适配器将网表文件配置于指定的目标器件，产生最终下载文件或配置文件。最后把适配后生成的下载或配置文件通过编程器或编程电缆下载到具体的 FPGA/CPLD 器件中去，以便进行硬件调试和验证，从而实现可编程的专用集成电路 ASIC 的设计。VHDL 主要用于描述数字系统的结构，行为，功能和接口，除了含有许多具有硬件特征的语句外，VHDL 的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL 系统设计与其他硬件描述语言相比，具有比较强的行为描述能力，从而决定了它成为系统设计领域最佳的硬

22、件描述语言之一。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证 4。VHDL 语言能够成为标准化的硬件描述语言并获得广泛应用，它自身必然具有很多其他硬件描述语言所不具备的优点。归纳起来，VHDL 语言主要具有以下优点：1、VHDL 语言功能强大，设计方式多样VHDL 语言具有强大的语言结构，只需采用简单明确的 VHDL 语言程序就可以描述十分复杂的硬件电路。同时，它还具有多层次的电路设计描述功能。此外，VHDL语言能够同时支持同步电路、异步电路和随机电路的设计实现，这是其他硬件描述语言所不能比拟的。VHDL 语言设计方法灵活多样，既支持自顶向下的设计方式

23、，也支持自底向上的设计方法； 既支持模块化设计方法，也支持层次化设计方法 5。2、VHDL 语言具有强大的硬件描述能力VHDL 语言具有多层次的电路设计描述功能，既可描述系统级电路，也可以描述门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混合描述方式。同时，VHDL 语言也支持惯性延迟和传输延迟，这样可以准第 6 页确地建立硬件电路的模型。VHDL 语言的强大描述能力还体现在它具有丰富的数据类型。VHDL 语言既支持标准定义的数据类型，也支持用户定义的数据类型，这样便会给硬件描述带来较大的自由度。3、 VHDL 语言具有很强的移植能力VHDL 语言很强的移植

24、能力主要体现在： 对于同一个硬件电路的 VHDL 语言描述，它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行 6。4、VHDL 语言的设计描述与器件无关采用 VHDL 语言描述硬件电路时，设计人员并不需要首先考虑选择进行设计的器件。这样做的好处是可以使设计人员集中精力进行电路设计的优化，而不需要考虑其他的问题。当硬件电路的设计描述完成以后，VHDL 语言允许采用多种不同的器件结构来实现 7。5、VHDL 语言程序易于共享和复用VHDL 语言采用基于库 ( library) 的设计方法。在设计过程中，设计人员可以建立各种可再次

25、利用的模块，一个大规模的硬件电路的设计不可能从门级电路开始一步步地进行设计，而是一些模块的累加。这些模块可以预先设计或者使用以前设计中的存档模块，将这些模块存放在库中，就可以在以后的设计中进行复用。由于 VHDL 语言是一种描述、模拟、综合、优化和布线的标准硬件描述语言，因此它可以使设计成果在设计人员之间方便地进行交流和共享，从而减小硬件电路设计的工作量，缩短开发周期 8。1.3.2 QUARTUS II 简介Quartus II 是 Altera 公司设计的综合性 PLD 开发软件，它支持原理图、VHDL、VerilogHDL 以及 AHDL 等多种设计输入形式，内嵌有综合器以及仿真器，可以

26、完成从设计输入到硬件配置的完整 PLD 设计流程 9。Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。此外，Quartus II 通过和 DSP Builder 工具与 Matlab/Simulink 相结合，可以方便地第 7 页实现各种 DSP 应用系统；支持 Altera 的片上可编程系统（SOPC）开发，集系统设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台 10。Quartus II 支持 Altera 的 IP 核

27、，包含了 LPM/MegaFunction 宏功能模块库，这样可以使用户充分的利用成熟的模块，从而简化了设计的复杂性，进而加快了设计的速度。Quartus II 支持的器件类型非常丰富，其图形界面也易于操作。Altera 在 Quartus II 中包含了许多诸如 SignalTap II、Chip Editor 和 RTL Viewer 的设计辅助工具，集成了 SOPC和 HardCopy 的设计流程，并且继承了 Maxplus II 友好的图形界面及简便的使用方法。Quartus II 作为一种可编程逻辑的设计环境 , 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的喜爱和

28、欢迎 11。Quartus II 提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全部特性，包括：1、可利用原理图、结构框图、VerilogHDL、AHDL 和 VHDL 完成电路描述，并将其保存为设计实体文件；2、芯片（电路）平面布局连线编辑；3、LogicLock 增量设计方法，用户可建立并优化系统，然后添加对原始系统的性能影响较小或无影响的后续模块；4、功能强大的逻辑综合工具；5、完备的电路功能仿真与时序逻辑仿真工具；6、定时/时序分析与关键路径延时分析；7、可使用 SignalTap II 逻辑分析工具进行嵌入式的逻辑分析；8、支持软件源文件的添加和创建，并将它们链接起来

29、生成编程文件；9、使用组合编译方式可一次完成整体设计流程；10、自动定位编译错误；11、高效的期间编程与验证工具；12、可读入标准的 EDIF 网表文件、VHDL 网表文件和 Verilog 网表文件；13、能生成第三方 EDA 软件使用的 VHDL 网表文件和 Verilog 网表文件。Altera 的 Quartus II 可编程逻辑软件属于第四代 PLD 开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于 Internet 的协作设计。Quartus 平台与Cadence、ExemplarLogic、 MentorGraphics、Synopsys 和 Synplicity

30、 等 EDA 供应商的第 8 页开发工具相兼容。改进了软件的 LogicLock 模块设计功能，增添了 FastFit 编译选项，推进了网络编辑性能，而且提升了调试能力。支持 MAX7000/MAX3000 等乘积项器件12。2 分频基本原理2.1 等占空比偶数分频方法在 设 计 偶 数 倍 分 频 器 时 ,常 用 的 方 法 是 ： 通 过 一 个 由 待 分 频 时 钟 上 升 沿 所 触 发的 计 数 器 循 环 计 数 来 实 现 N 倍 (N 为 偶 数 )分 频 的 实 现 方 法 ： 通 过 由 待 分 频 的 时 钟触 发 的 模 为 (N/2)-1 的 计 数 器 计 数

31、， 当 计 数 器 从 0 计 数 到 (N/2)-1 时 ， 输 出 时 钟 信 号进 行 翻 转 ， 同 时 给 计 数 器 一 个 复 位 信 号 ,使 得 计 数 器 在 下 一 个 时 钟 重 新 开 始 计 数 ，采 用 这 种 方 法 不 断 循 环 ， 就 可 得 到 所 需 的 N 倍 分 频 器 。 这 种 方 法 可 以 实 现 占 空 比为 50%的 任 意 偶 数 分 频2.2 等占空比的奇数分频方法占 空 比 为 50%的 N 倍 (N 为 奇 数 )分 频 的 实 现 方 法 :首 先 通 过 时 钟 的 上 升 沿 触 发进 行 计 数 ， 当 计 数 到 某

32、一 个 特 定 值 时 对 计 数 输 出 进 行 翻 转 ， 然 后 经 过 (N-1)/2 个 输入 时 钟 ， 再 次 对 计 数 输 出 进 行 翻 转 ， 从 而 得 到 一 个 占 空 比 非 50%的 N 倍 奇 数 分频 时 钟 。 在 此 同 时 进 行 时 钟 的 下 降 沿 触 发 进 行 计 数 ， 当 计 数 到 和 上 升 沿 触 发 输 出 时钟 翻 转 时 所 选 的 特 定 值 相 同 时 ， 对 计 数 输 出 进 行 翻 转 ,同 样 经 过 (N-1)/2 个 时 钟 时 ，再 次 对 计 数 输 出 进 行 翻 转 ， 从 而 得 到 另 一 个 占

33、空 比 非 50%的 N 倍 奇 数 分 频 时 钟 。然 后 对 两 个 占 空 比 非 50%的 N 倍 奇 数 分 频 时 钟 进 行 逻 辑 或 运 算 ， 就 能 得 到 一 个 占空 比 为 50%的 N 倍 奇 数 分 频 时 钟 。 如 进 行 三 倍 分 频 时 钟 设 计 时 ， 先 通 过 待 分 频 时 钟上 升 沿 触 发 计 数 器 进 行 模 三 计 数 ， 当 计 数 器 计 数 到 特 定 值 时 进 行 翻 转 ， 比 如 可 以在 计 数 器 计 数 到 时 ， 输 出 时 钟 进 行 翻 转 ， 当 计 数 到 2 时 再 次 进 行 翻 转 ,这 样 实 际 上实 现 一 个 占 空 比 为 1/3 的 三 分 频 时 钟 。 然 后 通 过 待 分 频 时 钟 下 降 沿 触 发 计 数 ,采 用和 上 升 沿 触 发 的 计 数 相 似 的 方 法 ， 可 以 产 生 另 外 一 个 三 分 频 的 时 钟 ， 然 后 下 降 沿产 生 的 三 分 频 时 钟 和 上 升 沿 产 生 的 时 钟 进 行 逻 辑 或 运 算 ,就 可 得 到 占 空 比 为 50%