1、一、时序逻辑电路与组合逻辑电路不同，其电路由 组合逻辑电路 和 存储电路（触发器） 两部分组成。二、描述同步时序电路有三组方程，分别是 驱动方程 、状态方程 和 输出方程 。三、时序逻辑电路根据触发器的动作特点不同可分为 同步时序逻辑电路 和 异步时序逻辑电路 两大类。四、试分析图 T7.5 时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。解：驱动方程： 状态方程： 输出方程：010JKQ1010nQ10YQ状态图：功能：同步三进制计数器五、试用触发器和门电路设计一个同步五进制计数器。解：采用 3 个 触发器，用状态 000 到 100 构成五进制计数
2、器。D（1）状态转换图 （2）状态真值表现 态 次态 进位输出状态转换顺序 2Q1012nQ10nYS0S1S2S3S40 0 00 0 10 1 00 1 11 0 00 0 10 1 00 1 11 0 00 0 000001（3）求状态方程（4）驱动方程 （5）逻辑图（略）题 7.1 分析图 P7.1 所示的时序电路的逻辑功能，写出电路驱动方程、状态转移方程和输出方程，画出状态转换图，并说明时序电路是否具有自启动性。解：触发器的驱动方程2010210JQKJQK触发器的状态方程1200101122nnQQ输出方程 2Y状态转换图如图 A7.1 所示所以该电路的功能是：能自启动的五进制加法
3、计数器。题 7.3 试分析图 P7.3 时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，并检查电路能否自启动。解：驱动方程 01JXQ0K101输出方程 状态方程状态转换图如图 A7.3 所示 功能：所以该电路是一个可控的 3 进制计数器。题 7.5 分析图 P7.5 时序电路的功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，并检查电路能否自启动。解：输出方程 120210,YSQ驱动方程0112200JKS求状态方程 1012 01221nnQSQ得电路的状态转换表如表 A7.5 所示表 A7.510()ZXQ0 10()nJKXQ11输
4、 入 现 态 次 态 输 出S n2Q 1 n01|n2Q1n0Y1 Y200000000111111110 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 00 0 10 1 00 1 11 0 01 0 10 0 01 1 10 0 00 00 00 00 00 00 00 00 10 00 00 00 00 00 00 01 1画出电路的状态转换图如图 A7.5 所示图 A7.5逻辑功能：这是一个有两个循
5、环的电路， 时实现八进制计数、 为进位输出， 时0S2Y1S实现六进制计数、 为进位输出。当 时存在 2 个无效态 110、111，但未形成循环，电路能自1Y1启动。题 7.6 试用 触发器和门电路设计一个同步六进制加法计数器。JK解：采用 3 个 触发器，用状态 000 到 101 构成六进制计数器，设电路的输出为 。根据题Y意可列电路状态转换表如表 A7.6 所示现 态 次态 进位输出状态转换顺序 2Q1012nQ10nYS0S10 0 00 0 10 0 10 1 000S2S3S4S50 1 00 1 11 0 01 0 10 1 11 0 01 0 10 0 00001由状态表求得电
6、路的次态和输出的卡诺图如图 A7.6（a）所示，其中斜线下方是输出端 的值，Y状态 101、110、111 作无效态处理，用表示。由卡诺图得电路的状态方程和输出方程 10021011202nnQQ201Y由状态方程可得电路的驱动方程 0 210102JKJQK最后设计电路逻辑图如图 A7.6(b)题 7.7 用 触发器和门电路设计一个十一进制计数器，并检查设计的电路能否自启动。D解：用 4 个下降沿 触发器设计，设电路的进位输出为 ，可列电路的状态转换表如表 A7.7Y表 A7.7触发器的状态 输出的CP顺序 3210QY012345678910110 0 0 00 0 0 10 0 1 00
7、 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 00 0 0 0000000000010驱动方程 :32102 10210130DQQ输出方程 31Y电路图略题 7.8 试用 触发器设计一个可控型计数器，其状态转换图如图 P7.8 所示， ，实现JK 0A8421 码六进制计数； ，实现循环码六进制计数，并检验电路能否自启动。1A解：本例所设计的计数器有一控制变量存在，设计时将控制变量作为一个逻辑变量画入电路的次态卡诺图中。设电路的进位输出为 ，根据题意可画出次态卡诺图如图 A7.8 所示Y图中上面两行为 时的状态及次态的内容，下面两
8、行为 的状态及次态的内容。电路作0M1M8421 码六进制加法计数器时，110 和 111 为无效状态视为无关项，电路作循环码路进制计数器时，000 和 100 为无效态视为无关项。电路的驱动方程和输出方程（设计时需用 3 个 触发器）JK0 1022102JKQJAQAM201Y逻辑图略题 7.12 四相八拍步进电机脉冲分配电路的状态转换图如图 P7.12 所示。试用 触发器和JK部分门电路实现之，画出相应的逻辑电路图。解：用触发器 、 、 、 的状态来表示步进电机四相的状态，根据题意可求得四相八拍脉冲分配电路的3Q210驱动方程为 0123323321001JKJJQJK 逻辑电路图略1半
9、导体存储器从存、取功能上可以分为 只读 存储器和 随机存取 存储器两大类。 半导体存储器中，ROM 属于组合逻辑电路，而 RAM 可归属于 时序 逻辑电路。习题题 11.1 假设存储器的容量为 2568 位，则地址代码应取几位。解：8。一、可以用来暂时存放数据的器件叫 寄存器 。二、移位寄存器除 寄存数据 功能外，还有 移位 功能。三、某寄存器由 触发器构成，有 4 位代码要存储，此寄存器必须由 4 个触发器构成。D四、一个四位二进制加法计数器，由 0000 状态开始，问经过 18 个输入脉冲后，此计数器的状态为 0010 。五、 级环形计数器的计数长度是 ， 级扭环形计数器的计数长度是 nn
10、 2n。六、集成计数器的模值是固定的，但可以用 清零 法和 置数法 来改变它们的模值。七、通过级联方式，把两片 4 位二进制计数器 74161 连接成为 8 位二进制计数器后，其最大模值是 256 ；将 3 片 4 位十进制计数器 74160 连接成 12 位十进制计数器后，其最大模值是 4096 。八、设计模值为 38 的计数器至少需要 6 个触发器 。题 8.3 分析图 P8.3 的计数器电路，画出电路的状态转换图，说明这是多少进制计数器。十六进制计数器 74161 的功能表如表 8.2.2 所示。解：采用同步预置数法， 。31LDQ计数器起始状态为 0011，结束状态为 1010，所以该
11、计数器为八进制加法计数器。状态转换图略。题 8.4 分析图 P8.4 的计数器电路，说明这是多少进制的计数器，并画出电路的状态转换图。十进制计数器 74160 的功能表如表 8.2.6 所示。解：该计数器采用异步清零法， 。30DRQ计数器起始状态为 0000，结束状态为 1000（状态 1001 只是维持瞬间） ，所以该计数器为九进制加法计数器。题 8.5 试用十六进制计数器 74161 设计十三进制计数器，标出输入、输出端。可以附加必要的门电路。74161 的功能表如表 8.2.2 所示。解：题 8.6 分析图 P8.6 的计数器在 和 时各为几进制计数器，并画出相应的状态转1M0换图。7
12、4161 的功能表如表 8.2.2 所示。解：该计数器采用同步预置数法， 。所以32LDQ时：起始状态为 0010，结束状态为 1100，所以该计数器为十一进制加法计数器。0M时：起始状态为 0100，结束状态为 1100，所以该计数器为九进制加法计数器。1状态图略。题 8.7 分析图 P8.7 的计数器在 和 时各为几进制，并画出相应的状态转换图。1M074161 的功能表如表 8.2.2 所示。解：该计数器采用同步预置数法。 21031LDMQ时：起始状态为 0000，结束状态为 1010，所以该计数器为十一进制加法计数器。0M时：起始状态为 0000，结束状态为 0111，所以该计数器为
13、八进制加法计数器。1状态图略。题 8.8 设计一个可控进制的计数器，当输入控制变量 时为 13 进制计数器， 时为1A0A7 进制计数器。标出计数器的输入端和进位输出端。解：电路采用同步预置数法。 321LDAQM电路逻辑图如图 A8.8 所示题 8.11 试分析图 P8.11 计数器电路的分频比（即 和 的频率比） 。74LS1610 的功能表YCP如表 8.2.2 所示。解：两片计数器接成并行进位方式，其中第 1 片 74160 计数，起始状态为 0000，结束状态为 1001，为十进制计数器。第 2 片 74160 计数，起始状态为 0110，结束状态为 1001，为四进制计数器。所以该
14、计数电路的分频比 140YCPf题 8.12 试用同步 4 位二进制计数器 74LS161 芯片和必要的门电路来组成一个 125 进制加法计数器。要求标出计数器的输入端和进位输出端；画出逻辑连接图。解：计数的起始状态为 00000000，结束状态为 01111101，电路逻辑图如图 A8.12 所示题 8.13 设计一个序列信号发生器电路，使之在一系列 信号作用下能周期性地输出CP“11010010111”的序列信号。解：根据题意电路可由计数器+组合输出电路两部分组成。第一步：设计计数器序列长度 ，设计一个模 11 计数器，选用 74LS161，设定有效状态为1S=01011111。320Q第
15、二步：设计组合电路设序列输出信号为 ，则计数器的输出 和序列 之间的关系如表 A8.13 所示。L3210QL表 A8.13Q3 Q2 Q1 Q0 L0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 111010010111化简得组合逻辑电路表达式为： 20302120 0LQQ最后电路图如图 A8.13 所示（其中组合部分略）题 8.14 图 P8.14 是由同步十进制计数器 74160 和 3 线-8 线译码器 74LS
16、138 组成的电路。分析电路功能，画出 74160 的状态转换图和电路输出 的波形图。iYCP:解：74160 接成八进制计数器，计数状态从 0000 到 0111，电路输出波形如图 A8.14 所示C PQ0Q1Q20Y1Y2Y3Y4Y5Y6Y7Y题 8.15 试设计一个具有控制端 的序列信号发生电路。当 分别为 0 和 1 时，在时钟MM作用下，电路输出端 能分别周期性地输出 1001 1010 和 0011 0101 的序列信号。用 74LS161CP芯片和门电路实现。解：第一步：设计计数器序列长度 ，则只用 74LS161 的 0 从 000 到 111 状态即可。8S21Q第二步：设
17、计组合电路根据题意，计数器的输出 ， 控制端 和序列 之间的关系如表 A8.15 所示。210MY表 A8.15M Q2 Q1 Q0 Y0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 11001101000110101化简得组合逻辑电路表达式为： 202100202YMQQMQ电路图略一、 单项选择题组合逻辑电路通常由_组和而成。（a）记忆元件 （b）门电路 （c）计数器 （d）以上均正确答案（b）能实现算术加法运算的电路
18、是_。（a）与门 （b）或门 （c）异或门 （d）全加器答案（d）注释：与门，或门，异或门等实现的是逻辑运算，半加器，全加器，加法器实现的是算术运算N 位二进制译码器的输出端共有 _个。（a）2n 个 （b） 个 （c）16 个 （d）12 个2n答案（b）3 线-8 线译码器 74LS138，若使输出 ，则对应的输入端 应为_.50Y210A（a）001 （b）100 （c）101 （d）110答案（c）5要使 3-8 线译码器正常工作，使能控制端 、 、 的电平信号为_。G2B（a）011 （b）100 （c）000 （d）0101答案（b）二、试用线线译码器 74LS138 和门电路实现
19、一个判别电路，当输入的三位二进制代码能被整除时电路输出为，否则为。答案：根据题意，写出真值表，如表 R5.4 所示。由表 R5.4，得出， 由于 74LS138 的输出 为 ，因此令246YABCmiYim，则得 根据上式画出逻辑图，如图 R5.3210,AB246246246Y所示。四、用与非门实现变量多数表决电路，即当个变量中有个或个以上的变量为时，输出为。答案：（）四变量多数表决电路的真值表如表 R5.6表 R5.4A B C Y00001111001100110101010100101010Y0Y1Y2Y3Y4Y5Y6Y7A2A1A0S1S2S3时，TG 导通，1EEYA逻辑符号如图
20、A4.5。AYE1E解：(a) 是一个六输入的与非逻辑关系；1LABCDEF(b) 是一个六输入的或非逻辑关系；2()ABCDE(c) 五输入与非逻辑关系；3(d) 4LABEFFg题 4.14 用增强型 NMOS 管构成的电路如图 4.14 所示。试写出 的逻辑表达式。一、选择题（1）满足 b 时，与非门输出为低电平。(a) 只要有一个输入为高电平 (b) 所有输入都是高电平(c) 所有输入都是低电平（2）对于未使用的或非门输入，正确的处理方法是 a 。(a)连接到地(b)直接连接到 Vcc(c)通过电阻连接到地（3）异或门的等效电路包含 b 。(a)两个或门、一个与门和两个非门(b)两个与
21、门、一个或门和两个非门(c)两个与门和一个或门五、利用逻辑代数的基本公式和常用公式化简以下各式。（4） （5）()ABC,(0,1245,67,1)iYABCDm六、用卡诺图化简法化简以下逻辑函数（1） （2）Y ABCD七、用卡诺图化简法化简以下逻辑函数（1） 给定的约束条件为ABCABC 0（2） 给定的约束条件为 YD AB题 2.5写出下列各式的反函数。（1） （4）()ABC()YABCC题 2.6 写出下列各式的对偶式。（1） （2）YDE()()DE题 2.13化简下列逻辑函数（方法不限） 。（1） （2）YABCD()()YABDCABD五、4. 5. A六、1.2 YABCA
22、BCD0101001七、 （1） ； （2） 或 或 或YABCYACBYACYB；题 2.51. 解: ()DA4解： ()() )=YABCBC题 2.6 1. ()DE2. ( ()()YABCABCDE()ABCDE题 2.131. 2. 或YY一、填空题1. 在时间和数值上都是连续变化的信号是_模拟_信号；在时间和数值上是离散和量化的信号ABCD0101001是_数字_信号。2. 表示逻辑函数常用的方法有种，它们是_真值表，_逻辑函数式_，_逻辑图_，_卡诺图_。二、请完成下列题的进制转换 1. 89； 2. 10000.1011 210(10)( )102(6.875)( )题 1
23、.11 写出下列 BCD 码对应的十进制数。（1）(010110010110) 8421BCD （2）(01001000111) 8421BCD 答: 596；247；2796 一、填空题 1十进制数 315 转换为二进制数为（ ） 。A0001 1001 1001 B0001 0011 1011C0100 1001 1101 D0100 1001 011028421BCD 码(01010010) 转换为十进制数为 ( )。A38 B82 C52 D283有一个 8 位 D/A 转换器，设它的满度输出电压为 25.5V，当输入数字量为 11101101 时，输出电压为（ ） 。A12.5V B
24、12.7V C23.7V D25V4如果异步二进制计数器的触发器为 10 个，则计数状态有（ ）种。 A20 B200 C1000 D10245一片存储容量为 8K*4 的只读存储器 ROM 芯片应该有（ ）条地址线。 A10 B11 C2 D136对于四位二进制计数器，初始状态为 0000，经过 100 个脉冲后进入（ ）状态。A 0100 B00 01 C 0011 D10007下列说法正确的是( )。A双极型数字集成门电路是以场效应管为基本器件构成的集成电路；BCOMS 集成门电路集成度高，但功耗较高；CTTL 逻辑门电路是以晶体管为基本器件构成的集成电路；DTTL 逻辑门电路和 COM
25、S 集成门电路不能混合使用。8一个 4 位串行数据，输入 4 位移位寄存器，时钟脉冲频率为 1KHZ，经过（ ）可以转换为 4位并行数据输出 。A8ms B 4ms C2ms D1ms9下列逻辑代数基本运算关系式中不正确的是（ ） 。A A+A=A BAA=A CA+0=0 DA+1=1104 分频电路是指计满（ ）个时钟脉冲 CP 后产生一个输出信号。A2 B4 C6 D811 下 列 逻 辑 电 路 中 为 时 序 逻 辑 电 路 的 是 ( )。A.变 量 译 码 器 B.加 法 器 C.数 码 寄 存 器 D.数 据 选 择 器12. N 个 触 发 器 可 以 构 成 能 寄 存 （
26、 ） 位 二 进 制 数 码 的 寄 存 器 。 A.N-1 B.N C.N+1 D.2N13. 有一个与非门构成的基本 RS 锁存器，欲使该锁存器保持原态即 Q(n+1） =Qn 则输入信号应为（ ） 。 A. SR0 B. SR1 C. S1，R0 D. S0，R114.逻辑表达式（AB）（AC）（ ） 。A. ABAC B. ABC C. BAC D. CAB15.设 则它的反函数是（ ） 。FA. B. C. D.D)()(BACBA.16.最小项 的逻辑相邻项是（ ） 。CA.ABCD B. C. D.17.对于 JK 触发器，输入 J0，K1，CP 脉冲作用后，触发器的次态应为（
27、） 。 A.0 B.1 C. d D.不确定18一个 T 触发器，在 T=0 时，加上时钟脉冲，则触发器（ ） 。A翻转 B置 1 C保持原态 D置 0 19比较两个一位二进制数 A 和 B,当 A=B 时输出 F=1,则 F 的表达式是（ ） 。 AF=AB B C DF=ABF20二输入端或非门，其输入端为 A、B，输出端为 Y，则其表达式 Y= （ ） 。 AAB B C DA+BA1构成组合逻辑电路的基本逻辑单元电路是（ ） 。2体现 A/D 和 D/A 转换器的工作性能的技术指标，可采用（ ）和转换速度两个参数描述。3当七段显示译码器的输出为高电平有效时，应选用共（ ）极数码管。4触
28、发器异步输入端为低电平有效时，如果异步输入端 RD=1，S D=0，则触发器直接置成（ ）状态。5数字电路中，常用的脉冲波形产生电路是（ ）器。6几个集电极开路与非门（OC 门）输出端直接相连，配加负载电阻后实现（ ）功能。7对于 D/A 转换器，其转换位数越多，转换精度会越 ( ) 。8若用二进制代码对 48 个字符进行编码，则至少需要 （ ）位二进制数。9一个逻辑函数，如果有 n 个变量，则有（ ）个最小项。10十六路数据选择器，其选择控制输入端有（ ）个。三、分析计算题（共 32 分）1八选一数据选择器 74LS151 的真值表如下表，图为由八选一数据选择器构成的组合逻辑电路，图中a1a
29、0、b 1b0 为两个二位二进制数，试列出电路的真值表，并说明其逻辑功能。 （10 分）A2A1A0 D0 D1 D2 D3 D4 D5 D6 D7Sa1a0b1Y YF F174LS151b02写出下图所示电路中各触发器的驱动方程、状态方程，画出其状态表、状态图、时序图，并且分析电路的功能。(16 分)QQ1KR1J2QC10C111JFFRQ计 数 脉 冲清 零 脉 冲CR0Q1JRFFQ11KC13 FF1KRFFC1CP2Q1Q1K1J3& &3两相脉冲产生电路如下图所示，试画出在 CP 作用下 、 的波形，并说明 、 的相位差。1212设各 触发器的初始状态为 0。4图示 D/A 转
30、换器。已知 R=20K,V ref=20V；当某位数为 0，开关接地，为 1 时，开关接运放反相端。试求（1）V 0 的输出范围；(2)当 D3D2D1D0=1110 时，V 0=？ D0 D1 D2 D3S0 S1 S2 S3VrefRRR2R2R 2R 2R 2RRvO+-四、设计题1举重比赛中有 A、B、C 三名裁判， A 为主裁，当两名或两名以上裁判（必须包括 A 在内）认为运动员上举杠铃合格，才能认为成功。 （1）要求列真值表用与非门电路设计该逻辑电路。 （2） 用 74LS138 芯片配合适当的门电路 设计该逻辑电路。2试利用四位同步二进制计数器 74HCT161 的清零计数功能设
31、计一个 24 进制计数器。3试利用 555 定时器产生一个周期性的矩形脉冲信号，使其高低电平之比近似为 7：3，振荡频率为 1kHz，画出实现电路图，标明参数关系。一、选择题1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20B C C D D A C B C B C B B B C A A C D C二、填空题 1逻辑门电路；2转换精度； 3阴；41；5多谐振荡器；6线与；7高；86；92 n；104三、分析计算题（ 10 分） 1函数 F 表达式为：（4 分） 10110110 01076 54321070 babababDmmmSFii 函
32、数真值表（4 分）该 电 路 可 以 实 现 两 个 二 位 二 进 制 数 是否 相 等 的 判 定 。 （2 分）2 （1）驱动方程：（2 分） 10KJ（2）将驱动方程带入 JK 触发器的特性方程， 得时序电路的状态方程：（4 分）（3）画出状态表，设初态为 Q3Q2Q1Q0=0000，代入状态方程进行计算，得状态表（3 分）（4）画出状态图：（2 分） （5）画出时序图：（4 分）a0 b0 a1 b1 F0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 01 0 0 11 0 1 0 1 0 1
33、11 1 0 01 1 0 11 1 1 01 1 1 1 10010000000001001计数脉冲序号 Q3n Q2n Q1n Q0n Q3n+1 Q2n+1 Q1n+1 Q0n+101234567890 0 0 00 0 0 10 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 10 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 0 nQJ031nK01nJ01n12 n023 nnnn 2012012 nnnQ
34、30301213nnn01nQ010CPQ0Q1Q2Q31 2 3 4 5 6 7 8 9 10（6）由状态图和时序图可以看出，该电路是一个十进制加法计数器。3由图可得 、 的逻辑表达式12，121,Q、 的波形如下图所示。由波形图可知， 超前 一个 CP 周12期。4解：（1） 30440312130 )2(iiREF DRDVv当 D 全为 0 时，V 0 为 0；当 D 全为 1 时，V 0 为-9.375，V 0 的输出范围 0-18. 75V；（2）当D3D2D1D0=1110 时， 5.74四、设计题（共 27 分）（ 12 分） 1合格-1；不合格 -0；成功-1；不成功-0A
35、0 0 0 0 1 1 1 1B 0 0 1 1 0 0 1 1C 0 1 0 1 0 1 0 1F 0 0 0 0 0 1 1 1 ACBABCA（8 分）2首先两片 161 级联（低位芯片的 TC 作为高位芯片的计数使能信号） ，构成 256 进制计数器。从 0000状态开始计数，当输入第 24 个 CP 脉冲（上升沿）时，输出电路图如下。输出 Q7 Q6Q5 Q4 Q7 Q6Q5 Q4=00011000，同过与非门译码后，反馈给两个芯片的 RD 端一个 清零信号，立即使 Q7 Q6Q5 Q4 Q7 Q6Q5 Q4 返回 00000000 状态，接着 RD 端的清零信号也随之消失，74HCT161 重新从 0000 状态开始新的计数周期。这样就跳过了 0001100111111111 八个状态，获得了 24 进制计数器。23 1 0Q QQ Q00001000010000110001 00101001 010101100111& &ABCFG1G2AG2BCBACBA+5V Y0Y1Y2Y4Y3Y5Y6Y7& F138
