1、第3章,第 3章,第一节 锁存器 第二节 触发器 第三节 寄存器和移位寄存器 第四节 计数器 第五节 定时脉冲产生器 第六节 同步时序逻辑分析 第七节 同步时序逻辑设计,时序逻辑,锁存器基本概念,第一节 锁存器,* 能够存储一位二值信息（1、0）的基本单元。,* 在适当输入信号作用下，锁存器可以从一种状态翻转到另一种状态；输入信号消失后保持现有状态。,时序逻辑电路具有记忆功能,包含锁存器或触发器,时序逻辑电路与组合逻辑电路的区别：,锁存器基本概念,次态,输入信号,现态, 锁存器是时序逻辑电路的基本单元。, 锁存器的工作状态一般可用状态转换表、状态方程、状态转换图和工作波形图等方法描述。, 通常
2、把锁存器翻转前的状态称“现态”，用Qn表示；把在时钟脉冲CLK作用下，锁存器翻转后的状态称“次态”，用Q n+1表示。,RS锁存器,符号,逻辑图,功能表,0,1,1,0,交叉反馈,EWB演示-SR锁存器,状态转移表,不同门构成的SR锁存器,10205299 P79,RS锁存器的应用,SR锁存器的应用,当有故障发生时，V1由低电平变成高电平，作用到E门、F门，对基本RS锁存器没有影响，但是F0，G1音响器发声了。如果不去按清音按钮，声响持续到V1从高电平变成低电平为止。当人们听到报警声后，按下清音按钮时，基本RS锁存器变成 0 状态，声响消失、待故障信号变成低电平时，锁存器返回到 1 状态。,0
3、,1,1,1,0,1,0,1,1,0,0,1,0,0,1,RS锁存器,状态方程,1,0,状态转换图,1,约束条件,触发器的次态是由输入信号和现态共同决定的。,参见10057327P189,推导状态方程,RS锁存器,门控RS锁存器,符号,逻辑图,功能表,状态方程,状态转换图,使能端决定锁存器的动作时刻,数据输入决定锁存器的转换方向,EN=1时输出由输入控制， EN=0时输出不变。,演示-CAI 图3.5,门控RS锁存器波形,门控RS锁存器波形,0,门控D锁存器,符号,逻辑图,功能表,0,0,1,0,1,1,1,0,状态方程,状态转换图,EN决定锁存器的动作时刻,数据输入D决定锁存器的转换方向,E
4、N=1时输出跟随输入， EN=0时输出不变。,EWB演示-D锁存器,门控D锁存器波形,门控D锁存器波形,触发器基本概念,第二节 触发器,* 能够存储一位二值信息（1、0）的基本单元。,* 在适当输入信号作用下，触发器可以从一种状态翻转到另一种状态；输入信号消失后保持现有状态。,锁存器是电平控制的，在电平有效期间如果出现干扰，则锁存器工作不稳定，电路进行改造,触发器是在时钟脉冲的边沿改变状态的。,RS触发器,符号,功能表,内部结构,状态方程,波形图,波形图,状态转移图,D触发器,符号,功能表,状态方程,状态转换图,波形描述,CLK,JK触发器,符号,功能表,状态方程,状态转换图,内部结构,演示W
5、EB_JK触发器,JK触发器波形图,具有强制置1置0端的JK触发器,T触发器,将JK触发器的两个输入端连接在一起构成T触发器。,状态方程,状态转换图,功能表,符号,T=1时每来一个脉冲输出翻转一次。,小结,R,S,边沿触发,电平触发,例题1,b,例题2,电路如图，该电路是完成何种功能的触发器。,答：完成JK触发器的功能。,例题3,电路如图，判断哪一个是正确波形。,解：写出次态方程,Q的波形是正确的。,例题4,各种JK边沿触发器如图，画出正确波形。(初始Q=1),触发器的应用与时间参数,* 数据输入信号（D、J、K）的时间参数,1、触发器的应用,数据寄存器,计数器、分频器,时序脉冲发生器,控制器
6、,2、触发器的时间参数,建立时间ts：输入数据在时钟有效边沿之前提前到来的时间。,保持时间th ：输入数据在时钟有效边沿之后继续保持不变的时间。,* 触发器的翻转时间tp,时钟高电平宽度twh：时钟信号保持为高电平的最小持续时间。,时钟低电平宽度twl：时钟信号保持为低电平的最小持续时间。,* 时钟信号的时间参数,时钟信号幅度50%到触发器Q端输出信号幅度50% 的时间间隔。,输出Q,P68 表3.7,第二节 锁存器,第二节 锁存器、寄存器、移位寄存器,双二位锁存器、四位锁存器、双四位锁存器、八位透明锁存器、八位可寻址锁存器。,锁存信号无效时，锁存器的输出跟随输入。,“透明”,74LS373,
7、锁存信号有效时，锁存器输出保持锁存信号跳变时的状态。,钟控D触发器,EWB_锁存器演示,如果想存储16位二进制信息，电路如何,一种存放数码的部件,74LS373数据手册,锁存器应用,AD15AD0=1001 1110 1000 0011,9E83H,T1周期,T2周期以后,AD15AD0= 0001 1010 1011 0101,1AB5H,1、交作业 2、本周作业 P99 3、4、5、6 、7,数字逻辑作业报告五 第13题要求使用4线-16线译码器设计8421BCD码到余三码的转换，逻辑较为简单，同学们基本都正确。第16题要求设计二进制/格雷码转换器，并有转换使能端。 “格雷码”特指教材P8
8、的真值表中给出的格雷码，只有10个码字部分。同学在设计电路时忘记使用转换使能信号EN；极个别同学认为“高阻”即为输出低电平。第17题要求设计七段译码驱动器的内部逻辑电路。本题至少70%的同学使用教材P47的表2.8作为电路的真值表，但是74LS48对于“6”和“9”的显示与实际中使用的七段显示器的显示方式不同；其余同学以实际情况作为标准。批改时两种方案都认为是正确的。同时，只有大约一半同学给出了电路图，其中多数同学没有使用译码器而是使用基本逻辑门实现，导致电路十分复杂。,提问,问题,1、触发器的通用状态方程是什么？,2、RS触发器的状态方程是什么？,3、D触发器的状态方程是什么？,5、D触发器
9、转换成JK触发器,4、JK触发器转换成D触发器,6、JK转换成T触发器,见触发器转换图. DOC,1、触发器如图，其次态方程Qn+1为_。,2、D触发器及输入A的波形如图，设初态Q=0, 画出Q的波形。,提问,测验,寄存器,一种存放数码的部件,采用边沿触发控制,74LS374,锁存器与寄存器的区别：前者电平触发，后者边沿触发。,边沿D触发器,EWB_寄存器演示,移位寄存器,在时钟脉冲控制下，所存数据向左或向右移位。,D0,触发器首尾相接,移位寄存器?,右移移位,发送数据10101010,EWB_移位198演示,发送数据1011,通用移位寄存器,通用移位寄存器74LS299,74LS299数据手
10、册,四种功能功能：置数、左移、右移、保持,通用移位寄存器应用,EWB_移位194演示,并入_并出,串入_串出,串入_并出,并入_串出,计数器,第三节 计数器,用来计算输入脉冲数目的时序逻辑电路,计数器所能计算的脉冲数目的最大值(即电路所能表示状态数目的最大值),按计数功能分类,减法计数器,加法计数器,按进位基数分类,二进制计数器,按进位方式分类,同步计数器,异步计数器,各个触发器的时钟不是来自同一个脉冲时钟源,所有触发器公用一个时钟脉冲源,可逆计数器,十进制计数器,任意进制计数器,计数器,10205299 P96,001,010,011,100,101,000,F的作用相当于逢6进1的进位输出
11、。,三个触发器可以表示三位二进制数,Q3Q2Q1,EWB 计数器演示,同步计数器,分析步骤：,1、写出激励方程,3、写出输出方程,4、求状态转换表和状态转换图,同步计数器,EWB 计数器演示,0 0 1,0 0 1,0 1 0,0 1 0,0 1 1,0 1 1,1 0 0,1 0 0,1 0 1,1 0 1,0 0 0,0 0 0 0 0 1,状态转移表,同步计数器,010,000,001,011,100,101,F=1,状态转移图,F的作用相当于逢6进1的进位输出。,是一种有向图，每个状态用一个圆圈表示，圈内写上状态名称。,010,同步计数器,波形图,六进制计数器（模六）,P72 图3.2
12、6,同步计数器自动启动,关于计数器自动启动,000101六个状态为有效状态。有效状态构成的循环为有效循环。,110和111不在有效循环中，它们是无效状态。,无效状态在CP脉冲作用下能够进入有效循环，说明该电路能够自启动。,无效状态在CP作用下不能进入有效循环，则表明电路不能自启动。,1 1 0,1 1 1,1 1 1,0 0 0,同步计数器自动启动,六进制计数器（模六）,111,110,能自启动,移位寄存器型计数器（环型）,通过置0置1端使得Q3 Q2 Q1 Q0=0001,10205299 P113,有效循环,无效循环,可以表示时钟个数,特点：移位寄存器的最后一级的输出端反馈到第一级。,无自
13、启动能力,移位寄存器型计数器（扭环）,通过置0置1端使得Q3 Q2 Q1 Q0=0000,10205299 P114,有效循环,无效循环,特点：移位寄存器的最后一级的非端反馈到第一级输入。,无自启动能力,移位寄存器型计数器,扭环计数器的特点：K个触发器，可计2K个数。,环型计数器的特点：K个触发器，可计K个数。,移位寄存器型计数器,扭环计数器也称为-约翰逊计数器,扭环计数器的输出经过译码变为节拍脉冲发生器,今日作业 1、P100 11、12 、 13、14、2、采用清零法，由74LS163构成十一进制计数器。 3、电路如图，分析其为模几计数器？画状态转移图。,作业,4、查阅74LS192技术资
14、料，并用它构成模52计数器。,数字逻辑作业报告六 PPT第1题要求使用给定的三种方式，实现真值表中的功能。本题基本都正确，但是部分同学在使用8选1选择器和4:16译码器时，仅使用G1、G0两个信号作为控制端，虽然结果也正确，但是没能理解题目的意图。 PPT第2题要求使用任意三种方式，实现逻辑表达式的功能。同学们基本按照上一题的思路，使用门电路、选择器和译码器实现，基本都正确。 PPT第3题要求使用加法器实现减法。同学们基本都会“原码减法转补码加法”的方法，但是部分同学在设计取补电路时多用了一片加法器，不够简便；部分同学讨论了进位输出的意义，但是没有同学实现输出信号转原码的电路。 PPT第4、5
15、题都是分析电路图的功能，同学们基本都正确。 以上各题均涉及到逻辑器件管脚的标注和识别，许多同学对于信号高低位的表示很不规范，常常导致信号高低位与管脚高低位接反，应该遵循以下规则：仅用字母表示时，字母序在前的表示高位；用单字母加下标表示时，下标数字大的表示高位；仅用数字表示时，数字大的表示高位。 第三章第1题要求写出次态方程并根据输入画出波形图。本题基本都正确，只有个别同学的次态方程没有化到最简，“不稳态”应该作为无关项参与到化简中。 第三章第2题要求分析RS触发器作为开关能够防抖动的原因，同学们基本都正确。,提问,问题,3、每经十个CP脉冲状态循环一次的计数电路，知其有效状态中的最 大数为11
16、00，则欠妥的描述是_。(a)模10计数器 (b)计数容量为10 (c)十进制计数器 (d)十二进制计数器,4、欲把并行数据转换成串行数据，可用_。 (a)计数器 (b)分频器 (c)移位寄存器 (d)脉冲发生器,5、程序控制中，常用_电路作定时器。 (a)计数器 (b)比较器 (c)译码器 (d)编码器,6、计数器电路中，_称为有效状态；若无效状态经若干个CP脉冲后能_，称其具有自启动能力。,7、所谓同步时序电路，是指所有触发器公用_。,工作在循环中的状态,自动进入有效循环,一个CP脉冲,d,c,a,1、锁存器、寄存器的区别与联系,2、移位寄存器的特点,节拍器（k=3顺序脉冲发生器）,M3,
17、M0,M1,M2,M4,M5,P73 扭环计数器(模6),扭环计数器构成的节拍脉冲发生器,节拍器波形,扭环计数器构成节拍脉冲发生器的波形图,EWB_扭环计数器演示,节拍器（k=4顺序脉冲发生器）,属于组合逻辑设计,M3,M0,M1,M2,M4,M5,M6,M7,节拍脉冲发生器（K=4）,无论扭环计数器的触发器个数为多少，产生节拍脉冲的译码函数都是二变量函数。,节拍器电路,CD4017数据手册,异步计数器1,各级触发器的状态更新不是同时发生的。,异步计数器的分析方法中要把时钟信号作为输入信号来处理。,EWB异步计数器演示,（了解）,CP1=CP,CP2=Q1,CP3=CP,时钟方程：,激励方程：
18、,中规模集成计数器,中规模集成电路产品(MSI) P76,同步 异步,计数器清零,清零信号有效后要等待时钟脉冲的有效沿到来后才清零。,清零信号有效后立即清零。,复位,同步 异步,计数器预置,预置数据及预置信号有效后，时钟脉冲有效沿到来后预置。,预置数据及预置信号有效后立即置数。,时钟有效沿选择,可逆计数选择,计数,保持,加/减计数选择。选择端可以是一个管脚也可以是两个管脚。,上升沿触发或下降沿触发,74LS163,74LS163,数据输出,预置输入,进位输出,清零,预置使能,计数使能,时钟脉冲,74LS163 四位二进制加法计数器,查阅数据手册,* 模16计数器,* 同步清零,* 同步置数,*
19、 进位输出,74LS163波形图,演示74LS163,*上升沿触发,74LS163功能,中规模同步计数器,模13计数器,利用同步预置使计数与预置交替进行实现任意进制计数器。,前3个状态无效，后13个状态为有效。,前10个状态有效，后6个状态为无效。,模10计数器,WEB演示-74LS163,DCBA=0011,DCBA=0000,中规模集成计数器芯片按照其原始的功能表只能完成规定的功能，在实际应用中可能还不能满足要求，因此就希望通过某种方法来构成任意进制计数器。,构成任意进制的方法,预置法,复位法,级联扩模法,预置法,使计数器从某个预置状态开始计数，到达满足M的终止状态时，产生预置控制信号，加
20、载到预置端LD，将外部输入的预置信号值打入计数器。然后重复进行。,加计数 预置值=N-M 减计数 预置值=M-1,同步预置方式,N为原来计数器的模值,M为现在要求实现的模值,中规模计数器构成任意进制,当输入M个计数脉冲后，控制计数器回到预置的状态。,M=9,预置值=7,M=9,预置值=8,简言之,中规模计数器预置法,模十二计数器,模十二计数器,模十二计数器,方法1,方法2,方法3,中规模计数器复位法,复位法,计数器从某个状态开始计数，到达满足M的终止状态时，产生一个复位信号，加载到计数器的复位输入端，使计数器恢复到初始状态。然后重复进行。,例: 采用复位法，由74LS163构成模7计数器。,中
21、规模计数器级联,同步级联,QA=QB= QC= QD=1时,CO=1,当实际要求的计数模值超过单片计数值时，采用多片级联。,级联扩大模数,同步级联特点：外加时钟CP同时联接各片计数器的时钟输入端。,中规模计数器级联,中规模计数器级联,同步级联,模212计数器,QA=QB= QC= QD=1时,CO=1,161616计数器,当实际要求的计数计数模值超过单片计数值时，采用多片级联。,级联扩大模数,模4096计数器,中规模计数器级联例题1,利用三片十进制计数器74LS160级联构成模1000计数器。,查阅74LS160计数器,计数模值 M=101010=1000,中规模计数器级联例题2,状态转移图：
22、,利用十六进制计数器74LS163级联构成模100计数器。,置数方式实现级联,(99)10=(?)2,(0110 0011)2,中规模计数器级联例题3,状态转移图：,利用四位二进制计数器74LS161级联构成模3000计数器。,置数方式实现级联,(1096)10=?H,448H,预置值=N-M,预置值=4096-3000=1096,=0100 0100 1000B,74LS161异步清零,需要几片？最大模值=？,查手册,提问,10194764p115,问题,10211486P132,数字与数字系统学习指导10503482 P98 例5-4,1、构成任意进制的方法,预置法,复位法,级联扩模法,模
23、15计数器,模13计数器,2、n位环型移位寄存器的有效状态数是_。(a) n (b) 2n (c) 4n (d) 2n,a,分频,2分频,5分频,每一个计数器的脉冲输出频率等于其输入时钟频率除以计数模值。,10KHz,1KHz,节拍脉冲发生器,将时钟脉冲经过分频产生节拍信号,目的：,产生定时信号,环型计数器的有效循环中的每一个状态都只有一个1。,* 计数器+译码电路,电路构成：,* 环型计数器,* 移位寄存器+译码电路,计数型 移位型,功能：是把输入的脉冲序列转换成一组在时间上顺序出现的脉冲。,数字系统中，通常由控制器向系统中各功能部件发出一系列节拍脉冲，控制各功能部件协调有序地完成一些操作。
24、,应用：,节拍脉冲发生器,8位环型计数器构成的脉冲分配器,10205299P117,节拍脉冲发生器,扭环计数器构成的节拍脉冲发生器,时序逻辑电路的特点,时序逻辑电路的特点：,电路的任一时刻的输出状态不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说与以前的输入有关。,铁路公路交叉路口栏杆控制,压敏元件压上X=1，没压上X=0,栏杆抬起F=0; 栏杆落下F=1,10205299P93,无火车时：,X1X2=00 F=0,火车从东驶来：,X1X2=10 F=1,两压敏元件之间：,X1X2=00 F=0,输入X1X2=10 之后再输入X1X2=00 F=1,S1： X1X2=10 F=1,
25、S2： X1X2=00 F=1,S0：X1X2=00 F=0,S3： X1X2=01 F=1,S4： X1X2=01 F=1,S5： X1X2=00 F=1,S6： X1X2=10 F=1,错,时序逻辑电路的状态图,X1X2/F,同步时序逻辑分析,第四节 同步时序逻辑分析,时序电路的结构：,输入信号,输出信号,激励信号,状态信号,输出方程：,状态方程：,激励方程：,输出方程：,输出与输入及状态有关,输出只与状态有关,米里型和摩尔型电路,米里型,摩尔型,摩尔型,书中米里型和摩尔型转移表,米里型状态转移表,摩尔型状态转移表,P86 表3.12,米里型和摩尔型转移表,S3,S2,S4,S1,S3/0
26、,S1/0,S2/1,10194761p111,X/Z,X,米里型图变表,10194761p111,X0=00,X1=01,X2=10,X3=11,S1,1,S1,S2,S2,0,1,0,S2,1,S1,S1,S2,0,1,0,X/Z,摩尔型图变表,X,书中米里型和摩尔型图,米里型状态转移图,摩尔型状态转移图,P86 图3.43,同步时序分析例1,已知同步时序电路如图，试分析电路逻辑功能。,解：(1)、写出激励方程和输出方程,T1=X,T2=XQ1,Z=XQ1Q2,(2)、写出状态方程,10211491P161,同步时序分析例1,(3)、写出状态转移表,可控,X/Z,Z=XQ1Q2,模4计数器
27、,X=0 保持,X=1 计数,0 0,0 1,0 1,1 0,1 1,1 1,1 0,0,0 1,0 1,1 0,1 0,1 1,0 0,1 1,0,0,0,0,0,0,1,同步时序分析例1,当输入信号X=1111100111时的响应及波形。,Q2Q1=00 01 10 11 00 01 01 01 10 11 00,1,1,1,1,1,0,0,1,1,1,同步时序分析步骤,同步时序逻辑电路分析步骤：,1、分清电路。确定输入、输出信号,2、列出三个方程。,激励方程、输出方程、状态方程,3、写出状态转换真值表。,4、画出状态转换图。,5、描述逻辑功能。,根据特征方程 （ RS 、D、JK、T）,
28、同步时序分析例2,10211491 P164例2,试分析电路逻辑功能。,解：(1)、写出激励方程和输出方程,(2)、写出状态方程,同步时序分析例2,(3)、写出状态转移表,“111( 3个以上连 1 码 )”序列检测器,(4)、画出状态转移图,(5)、功能描述,同步时序分析例书上,P89 例11,同步时序逻辑设计,第五节 同步时序逻辑设计,* 作原始状态表/图,* 状态表化简,* 状态分配（状态编码）,* 作激励函数和输出函数（确定触发器类型）,* 画逻辑图,设计关键,原则：状态可多但不能遗漏,三位二进制可逆计数器,书 巴林凤 编P154,一个控制输入X,X=0正向计数,X=1反向计数,输出有
29、8个状态,A,B,C,D,E,F,G,H,H,G,F,E,D,C,B,A,Z=1,Z=1,时序逻辑 电路,逻辑功能,分析,设计,原始状态表/图1,X/Z,1/0,1/0,1/1,1/0,1/0,1/0,1/0,1/0,Q n+1/Z,原始状态表/图2,101序列检测器,（一个输入端X、,一个输出端Z）,通过X端随机输入一串数：,Z：0,当X=0时不是序列的第一个元素,初始状态A,不必记录，维持原态。输出=0,当X=1时 是序列的第一个元素,要记录，进入下一状态B。输出=0,当X=1时不是序列的第二个元素,状态B,不必记录，维持原态。输出=0,当X=0时 是序列的第二个元素,要记录，进入下一状态
30、C。输出=0,当X=0时不是序列的第三个元素,状态C,报废前两个元素，回初态。输出=0,当X=1时 是序列的第三个元素,要记录，进入下一状态D。输出=1,C,D,X/Z,A,B,状态D？,Q n+1/Z,0,0,1,0,0,0,0,1,X：010101101,原始状态表/图3,X：010101101,Z：000101001,Q n+1/Z,被测序列可重叠,被测序列不可重叠,被测序列可重叠,既是前一个序列的结束也是后一个序列的开始,数字逻辑作业报告七 第3题要求根据时钟和J、K信号波形画出输出波形。题图中第一个时钟下降沿与J信号的跳变几乎重叠在一起，大多数同学认为此时J信号为1，与光盘中答案相同
31、；但经过仔细比对，此处J信号应为0。批改时两种答案都认为正确。第4题要求写出触发器的次态方程，并分析置1的条件。本题同学们基本都正确。第5题要求写出触发器的次态方程，并画出输出波形。图中两个JK触发器的K管脚均悬空，批改时以K=1为标准。第6题要求使用74LS299、74LS373、一个D触发器和一个与非门设计串行-并行转换器。本题约有一半同学采用光盘上的答案，但是光盘上仅有逻辑图，没有任何的文字说明，无法理解其原理；另一半同学则直接采用解题指南P64上的答案；个别同学则没有做此题，或者写上“不会”。可以说，大多数同学们都没有理解本题的原理。（附：教材P69页第四段关于74LS373与74LS
32、374的描述弄反了）要求作出同步计数电路的转移表、状态图、输出波形，分析它是几进制的。本题没有大的问题，仅个别同学认为有5个状态的循环是六进制计数。,提问,10194764p115,问题,1、时序逻辑电路的两种类型,米里型,摩尔型,10211486P132,数字与数字系统学习指导10503482 P98 例5-4,状态表化简,Q n+1/Z,状态一致,状态一致,次态交错,B、C输出一致,A、D合并，用A代替。A=D=A,D、E合并，用D代替。 B、C合并，用B代替。,A、D等价,D、E等价,B、C等价,目的：减少触发器的个数,状态等效条件,Q n+1/Z,BC要等价，AD就要等价,AD要等价，
33、 BC就要等价,输出相等，状态对循环,BC用B表示 AD用A表示,状态等价的条件：,* 两状态的输出Z完全相等，次态也相等。,* 两状态的输出Z完全相等，次态对与现态对呈交错。,* 两状态的输出Z完全相等，次态循环。,一对一法、计数器法,“一对一”法即“每状态一触发器”法。,“计数器”法，给状态进行编码，状态分配,“一对一”法,“计数器”法,次态,现态,转换条件,状态图转换为MDS图,10057327P409,P95,当输入变量较多时，用文字描述转换条件,状态图转换为MDS图,X1X2,P95 图3. 55,一对一法,S0=1000,S1=0100,S2=0010,S3=0001,状态分配：Q
34、AQBQCQD,P95 一对一法,一对一法,列出所有QB=1的项,列出所有QC=1的项,列出所有QD=1的项,采用D触发器,Qn+1=D,逻辑电路如 P97 图3.58,一对一法图,=DA,=DB,=DC,=DD,一对一法例题,A=100,B=010,C=001,状态分配：QAQBQC,用一对一法完成设计。,状态方程：,激励方程：,输出方程：,计数法,利用NS=CPS写出激励方程,状态分配,采用D触发器实现,计数器法,状态分配,Q1 n+1 Q0n+1/Z,Z,Q0n+1,Q1n+1,00/0,10/1,01/1,11/0,01/0,11/0,00/1,10/0,另一种分配方法,激励、输出函数
35、,用D触发器,Z,Q0n+1,Q1n+1,设计举例1,1111序列检测器。,输入X：0 1 1 1 1,输出Z：0 0 0 0 1,Q n+1/Z,状态：ABCDE,10194764P145,输入多于四个连续1时输出仍为1。,设计举例1,Q1n+1,Q0n+1,Z,Q1 n+1 Q0n+1/Z,用D触发器,次态卡诺图,设计举例2,已知同步时序的状态转移图如下，用JK触发器实现其逻辑功能。,学习指导P122例11,1、列出状态转移表,2、列出次态表达式,1,1,1,Q2n+1,1,1,1,Q1n+1,1,1,Z,设计举例2,J2,J1,注意！下脚标,设计举例3,设计自动电话投币控制电路。（采用J
36、K触发器）,解题指南P233例5.29,1、画出状态转移图,2、列出状态转移表,要求：每次只能投入1分或2分的硬币，投满4分后电话接通，若有余钱也同时找回。,解：Y=2分,X=1分,S=1电话接通,P=1找回1分钱,Q2 Q1为00,01,10,11分别代表S0, S1, S2, S3。,YX/SP,S2,S3,01/10,S0,S1,01/00,01/00,10/00,10/10,10/11,10/00,01/00,00/00,00/00,00/00,00/00,设计举例3,1,1,1,1,1,1,Q2n+1,Q1n+1,1,1,1,1,1,3、列出次态卡诺图,设计举例3,S=YQ2+ XQ
37、2 Q1,P=YQ2Q1,注意！下脚标,设计举例4,用JK触发器设计同步五进制计数器。（自启动）,已知状态转移编码是110011 100 001 101 110,Q2n+1,Q1n+1,Q0n+1,注意：自启动能力,解：,状态转移表,设计举例4,Q2n+1,Q1n+1,Q0n+1,1 1 1,X X 1,1 1 X,1,1,1,1,1,1,考虑到自启动重新验证设计：,设计举例4,0,2,7,设计举例5 试卷4-3,某计数器的输出波形如图，试确定该循环中有几个状态？列出状态转移表，画出状态转移图。若使用D触发器，写出激励方程表达式。,解：,Q3Q2Q1=010,0 0 0,0 0 0,0 0 1
38、,0 0 1,1 0 0,1 0 0,0 1 1,0 1 1,1 0 1,1 0 1,0 1 0,010,000,001,100,011,101,设计举例5,0 0 0,0 0 0,0 0 1,0 0 1,1 0 0,1 0 0,0 1 1,0 1 1,1 0 1,1 0 1,0 1 0,第3章掌握内容, 1、RS、D触发器的逻辑图、功能表、符号、特征方程, 2、JK、T触发器的逻辑图、功能表、符号、特征方程, 3、锁存器、寄存器、移位寄存器的区别与联系, 5、中规模计数器的使用方法, 6、节拍脉冲发生器的功能与结构, 7、米里型和摩尔型时序电路的结构及特点, 8、同步时序电路的分析步骤, 9
39、、如何求同步时序电路的原始状态图、状态表, 10、状态化简的方法, 11、状态编码（状态分配）, 4、同步计数器与异步计数器的结构及特点, 12、同步时序电路的设计步骤,作业：P100 14,激励方程 ：,状态方程 ：,输出方程 ：,0 0,0 1,0 0,1 0,0 0,0 1,0 1,1 1,1 1,1 1,1 1,0 0,1 0,1 1,110序列检测器,3、用JK触发器设计一个当M=0为8421码六进制加法计数；M=1为循环码六进制计数器。 4、设计一个巴克码1110010序列检测器。,同步时序分析课堂练习,1、什么型逻辑电路？,分析下图逻辑功能。,解：,摩尔型,2、激励方程 ：,3、
40、状态方程 ：,4、输出方程 ：,5、状态转换表：,6、状态转移图：,1,0,0,1,1,1,0,0,0,0,0,1,同步四进制加法计数器,7、功能描述：,演示_模4计数器,中规模计数器级联,P75,74LS169_ 四位二进制加减计数器,74LS192_ 十进制同步加减计数器（双时钟方式）,以 216为模的高速计数器,CPU为加计数时钟输入端，CPD为减计数时钟输入端。,模100计数器,查手册,演示_书P75_74LS169,演示_书P75_74LS192,中规模计数器级联,异步级联,模七十三计数器,指导书P140,思考：用两个74LS90组成M25计数器,异步级联特点：用前级计数器的输出作为后级计数器的时钟信号。,
