1、使用 modelsim 进行功能仿真 导入源程序和 testbench 进行仿真，并保存波形文件（.wlf） = 使用 synplify pro 对硬件描述语言编译并生成 netlist =2，综合前要注意对器件的选择，方法是在 projectimplementation option 中对要下载的器件和网表的生成情况进行选择。综合后的网表有两种： RTL 级网表和门级网表（gate netlist），通过对网表的分析可以对设计的实现方式有初步的了解，并分析其中的错误和不合理的地方，另外还可以对关键路径的 delay 和 slack进行分析。使用 synplify pro 要先新建工程，注意修
2、改工作目录，然后添加所要编译的文件，要注意 top 文件要最后一个添加，这样才可以保证生成的文件是以 top 文件来命名的 jkh 编辑使用 quartus根据 netlist 进行布线，并进行时序分析 在使用 quartus前要做一些必要的设置，在 assignmentseda tools setting 中的 simulation 中选择 modelsim，并选择选项 run this tools automatically after compilation。如果没有提前做这些设置，可以 quartus做完编译布线后，做同样的设置，然后运行 EDA netlist writer 和 ed
3、a simulation tool 在使用 synplify pro 得到满意的 netlist 后，可以在synplify pro 中通过 option quartus直接调用 quartus，quartus对synplify pro 生成的.vqm 文件进行编译，布线。然后根据设计要求进行时序分析和引脚调整。 编辑使用 modelsim 进行布线后仿真 由于 quartus提前做了设置，因此在编译布线完成后，会在工作目录下生成modelsim 仿真所需要的文件和库（modelsim_work），在 modelsim 中将产生的文件和库所在的文件夹设置为当前目录，modelsim_work
4、库会自动导入，新建工程会提示所使用的 modelsim.ini 文件，应使用 quartus 生成的，然后导入文件（包括 testbench），进行编译，仿真的时候在 library 中添加modelsim_work 库，在 sdf 选项中可以添加 quartus 生成的延迟信息文件.sdo，注意作用域的选择，如果 testbench 中调用被测试模块的语句是 send3a tb，那么作用域应该写 tb，在 option 选择中可以选择是否看代码覆盖率。另外，还可以将布线后的仿真结果与功能仿真的结果进行对比。下图就是小型Soc 中 send3a 模块前后仿真的对比图 从图中可以看出，除了有一定的延迟外，输出波形不变。 编辑将 quartus 的波形转化成 testbench 的方法 画好波形后，通过 fileexport 可以将波形输出到 quatus 的工作目录，verilog 语言扩展名为.vt，修改为.v 后可以在 modelsim 中使用，需要说明的是如果波形中包括输出端口的话，输出的 testbench 包含三个模块，一般情况下，只需将输入波形画好后，输出到 testbench 就可以了 取自“http:/
