数电模电笔试题.doc

1、数电模电笔试题1、 基尔霍夫定理的内容是什么？基尔霍夫定律包括电流定律和电压定律电流定律：在集总电路中，任何时刻，对任一节点，所有流出节点的支路电流的代数和恒等于零。电压定律：在集总电路中，任何时刻，沿任一回路，所有支路电压的代数和恒等于零。2、描述反馈电路的概念，列举他们的应用。反馈，就是在电子系统中，把输出回路中的电量输入到输入回路中去。反馈的类型有：电压串联负反馈、电流串联负反馈、电压并联负反馈、电流并联负反馈。负反馈的优点：降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非线性失真，有效地扩展放大器的通频带，自动调节作用。电压负反馈的特点：电路的输出电压趋向于维持恒定

2、。电流负反馈的特点：电路的输出电流趋向于维持恒定。3、有源滤波器和无源滤波器的区别无源滤波器：这种电路主要有无源元件 R、L 和 C 组成有源滤波器：集成运放和 R、C 组成，具有不用电感、体积小、重量轻等优点。集成运放的开环电压增益和输入阻抗均很高，输出电阻小，构成有源滤波电路后还具有一定的电压放大和缓冲作用。但集成运放带宽有限，所以目前的有源滤波电路的工作频率难以做得很高。数字电路1、同步电路和异步电路的区别是什么？同步电路：存储电路中所有触发器的时钟输入端都接同一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步。异步电路：电路没有统一的时钟，有些触发器的时钟输入端与时钟

3、脉冲源相连，这有这些触发器的状态变化与时钟脉冲同步，而其他的触发器的状态变化不与时钟脉冲同步。2、什么是“线与“逻辑，要实现它，在硬件特性上有什么具体要求？将两个门电路的输出端并联以实现与逻辑的功能成为线与。在硬件上，要用 OC 门来实现，同时在输出端口加一个上拉电阻，由于不用 OC 门可能使灌电流过大，而烧坏逻辑门。3、解释 setup 和 hold time violation，画图说明，并说明解决办法。 （威盛VIA2003.11.06 上海笔试试题）Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时

4、间。输入信号应提前时钟上升沿（如上升沿有效）T 时间到达芯片，这个 T 就是建立时间-Setup time.如不满足 setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果 hold time 不够，数据同样不能被打入触发器。建立时间(Setup Time)和保持时间（Hold time） 。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称

5、为建立时间裕量和保持时间裕量。4、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试）在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。5、名词：SRAM、SSRAM、SDRAMSRAM：静态 RAMDRAM：动态 RAMSSRAM：Synchronous Static Random Access Memory 同步静态随机访问存储器。它的一种类型的 SRAM。SSRAM 的所有访问都在时钟的上升/下降沿启动。地址、数据输入和其它控制信

6、号均于时钟信号相关。这一点与异步 SRAM 不同，异步 SRAM 的访问独立于时钟，数据输入和输出都由地址的变化控制。SDRAM：Synchronous DRAM 同步动态随机存储器6、FPGA 和 ASIC 的概念，他们的区别。 （未知） （在当今的电子设备中集成电路的应用已经越来越广泛，几乎涉及到每一种电子设备中。集成电路按其实现技术可以分为 2 大类：可编程逻辑器件（包括 CPLD 和 FPGA 等）和专用集成电路（ASIC） 。下面我们分别从这 2 类集成电路的特点和如何使用这 2 类集成电路来实现我们的设计需求来进行比较，以为我们以后的系统设计提供借鉴。首先我们以 FPGA 为代表比

7、较可编程逻辑器件和 ASIC，它们最大的区别就是 FPGA 在不知道使用者的具体需求之前就已经按一定的配置制造好了所有的电路，使用者再根据自己的设计需要选用其中的电路来使用，而 ASIC 是根据使用者的设计需求来制造其中的电路。由于以上原因使得这 2 类集成电路具有如下特点：ASIC 由厂家定制，有比较低的单片生产成本，但却有很高的设计成本以及缓慢的上市时间；FPGA 则具有高度的灵活性，低廉的设计成本以及适中的器件成本和快速的面世时间。下面我们分别简单介绍使用 ASIC 和 FPGA 实现某一设计的的步骤：要设计并生产一颗 ASIC 其流程大致如下：首先是系统设计，这其中包括设计好系统的对外

8、接口，系统内部大的模块划分，内部模块之间的接口确定，系统时钟的确定等等。然后进行进一步的详细设计，这一步包括各个大模块内部的再次模块划分，内部小模块之间的接口确定等。再下一步是进行 RTL 级编码，即使用硬件描述语言进行实际的电路的设计，类似于软件业的代码编写。RTL 级编码完成后进行 RTL 级仿真，如果功能正确那么下一步利用综合工具生成网表和 SDF 文件然后进行前仿真，如果前仿真没有问题即可进行布局布线，布局布线完成后再次提取网表和 SDF 文件，利用布局布线后的网表和 SDF 文件进行后仿真，如果后仿真也没有问题即可进行样片的生产。样片生产完成后，将样片焊在调试电路板上与系统其它硬件和

9、软件一起调试验证如果没有问题一片 ASIC 即告成功。FPGA 的设计过程和 ASIC 的设计过程在系统设计、详细设计和 RTL 级编码 RTL 级仿真阶段基本一样，但是经过综合生成网表后只需进行一次仿真即可，而且如果这次仿真通过即可使用烧录软件将设计输入 FPGA 母片中在调试电路板上进行系统级验证。根据上面的介绍我们可以看出同一个设计使用 FPGA 实现比用 ASIC 实现可以节省一次后仿真和样片的生产 2 个步骤，根据不同的设计和工艺厂家这 2 个步骤通常需要 6 周或更长时间，如果需要量产那么如果使用 ASIC 那么第一批量产芯片还需要 5 周或更长时间。 ，但如果样片出错就至少还需要

10、 6 周或更长时间，所以从产品的时间成本上来看 FPGA 具有比较大的优势，它大量用于生产至少可以比 ASIC 快 3 个月的时间。这一点对于新产品迅速占领市场是至关重要的。而且，如果产品需要升级或做一些比较小的调整，用 FPGA 实现是很方便的，只要将改动后的代码重新烧录进 FPGA 即可（一般设备可以保留下载口，这样甚至可以作到设备在现场的远程在线下载） ，但如果是 ASIC 产品则需要重新进行综合、前后仿真、样片生产测试和量产，这样的时间成本远大于 FPGA 产品，对于产品上未成熟时期或市场急需的产品这样的时间成本，和相应造成的人员成本和经济成本往往是不能接受的，而且产品在未大量现场应用

11、时一般都会存在缺陷，如果采用 ASIC 设计的设备一旦出现由于 ASIC 的问题引发的故障则“用户很生气、后果很严重” ，因为此时设备修改起来相当麻烦，您需要从新布板、从新设计、从新验证、甚至要从新化几个月的时间等待芯片厂家为您提供与现有 ASIC 管脚和功能以至协议完全不一样的芯片！这还不是最严重的，更要命的是可能您将好不容易攻下的市场永远的失去了他还向您索赔！呜呼哀哉！而且因为 ASIC 的样片制造有一次性不返还的 NRE 费用，根据使用的不同工艺和设计规模大小，从几万到数十万甚至上百万美金不等，造成 ASIC 前期价格非常高，而一旦此颗芯片从技术到市场任何一个环节出现问题，那么我们不仅不

12、能享受到 SAIC 价格优势带来的好处，我们还可能为其 NRE 费用买单，造成使用ASIC 实现的成本远高于使用 FPGA 实现的经济成本。当然 ASIC 还是尤其绝对优势的一面，比如当事实证明其 ASIC 相当成熟，则其最终单片成本普遍较 FPGA 产品低一些，而且它的一些应用也是 FPGA 可能永远无法实现的，比如用来实现大规模的 CPU、DSP 和支持多层协议的交换芯片等。还有就是为追求小面积而要求非常高的集成度，如手机芯片等。同时我们通过以上描述容易知道 ASIC 的一些固有劣势恰好是 FPGA 产品的优势所在，比如 FPGA 从开发到量产的时间短、可以在不改变设备硬件的情况下在线升级

13、、可以为大企业实现个性化设计、价格适中等，但它也有其固有的缺点，如您不可能期望到系统级的 FPGA产品售 20RMB/片，也不能相信有厂家为您用 FPGA 定制您想要的 CPU 这类的玩笑。从上面的比较可以看出来 FPGA 和 ASIC 各有各的优势在实际应用中应根据设计和产品的定位来选用。但通过和大量应用工程师的交流，笔者了解到他们对 FPGA 产品有一些认识误区，笔者也在这里讨论一下。首先有些工程师认为 FPGA 产品在稳定性上不如 ASIC，其实，在实际运行中同样工艺生产的 FPGA 和 ASIC 的物理特征和稳定性是没有什么区别的。用 FPGA 开发的产品对稳定性和运行环境的要求一点也

14、不低，比如许多探测仪器、卫星、甚至前不久美国开发的深海海啸探测器中都大量的使用了 FPGA 产品。这些系统对稳定性和运行环境的要求不可谓不高，说明FPGA 产品的稳定性是可靠性是可以信赖的。其次认为 ASIC 运行的速度要不 FPGA 更高，其实这个概念没错，但这只对频率非常高的设计而言，如 CPU，在通常应用情况下而者没有区别，笔者就亲眼见过原来上海沪科公司的单板式底成本 2。5G SDH 设备板子，上面核心器件几乎全部是 FPGA 设计，指标非常完美以至 UT 斯达康要花大价钱收购它，但后来因为对老大哥华为的威胁太大而被灭了。另外由于工艺技术的发展，现在 FPGA 和 ASIC 有相互融合

15、取长补短的趋势，混和芯片是新的发展趋势。FPGA 中内嵌丰富的通用电路，如 CPU、RAM、PCI 接口电路等等这样在提高了 FPGA 集成度的同时进一步加快了设计进度，同时减少了系统厂家的外围成本。总之 FPGA 和 ASIC 产品的使用要根据产品的定位和设计需要来选用，ASIC 产品适用于设计规模特别大，如 CPU、DSP 或多层交换芯片等，或者是应用于技术非常成熟且利润率非常低的产品，如家用电器和其它消费类电器，亦或是大量应用的通用器件如 RAM、PHY 等。而 FPGA 产品适用于设计规模适中，产品要求快速占领市场，或产品需要灵活变动的特性设计等方面的产品，如 PDH、2.5G 以下

16、SDH 设备和大部分的接口转换芯片等。当然具体使用那种产品来设计还要设计者充分考虑自己的产品定位来决定。 ）答案：FPGA 是可编程 ASIC。 ASIC:专用集成电路，它是面向专门用途的电路，专门为一个用户设计和制造的。根据一个用户的特定要求，能以低研制成本，短交货周期供货的全定制，半定制集成电路。与 门阵列等其它 ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点。7、什么叫做 OTP 片、掩膜片，两者的区别何在？OTP means one time program，一次

17、性编程MTP means multi time program，多次性编程OTP（One Time Program）是 MCU 的一种存储器类型MCU 按其存储器类型可分为 MASK(掩模)ROM、OTP(一次性可编程)ROM、FLASHROM 等类型。MASKROM 的 MCU 价格便宜，但程序在出厂时已经固化，适合程序固定不变的应用场合；FALSHROM 的 MCU 程序可以反复擦写，灵活性很强，但价格较高，适合对价格不敏感的应用场合或做开发用途；OTP ROM 的 MCU 价格介于前两者之间，同时又拥有一次性可编程能力，适合既要求一定灵活性，又要求低成本的应用场合，尤其是功能不断翻新、需

18、要迅速量产的电子产品。8、单片机上电后没有运转，首先要检查什么？首先应该确认电源电压是否正常。用电压表测量接地引脚跟电源引脚之间的电压，看是否是电源电压，例如常用的 5V。接下来就是检查复位引脚电压是否正常。分别测量按下复位按钮和放开复位按钮的电压值，看是否正确。然后再检查晶振是否起振了，一般用示波器来看晶振引脚的波形，注意应该使用示波器探头的“X10”档。另一个办法是测量复位状态下的 IO 口电平，按住复位键不放，然后测量 IO口（没接外部上拉的 P0 口除外）的电压，看是否是高电平，如果不是高电平，则多半是因为晶振没有起振。另外还要注意的地方是，如果使用片内 ROM 的话（大部分情况下如此

19、，现在已经很少有用外部扩 ROM 的了） ，一定要将 EA 引脚拉高，否则会出现程序乱跑的情况。有时用仿真器可以，而烧入片子不行，往往是因为 EA 引脚没拉高的缘故（当然，晶振没起振也是原因只一） 。经过上面几点的检查，一般即可排除故障了。如果系统不稳定的话，有时是因为电源滤波不好导致的。在单片机的电源引脚跟地引脚之间接上一个 0.1uF 的电容会有所改善。如果电源没有滤波电容的话，则需要再接一个更大滤波电容，例如 220uF 的。遇到系统不稳定时，就可以并上电容试试（越靠近芯片越好） 。10、你知道那些常用逻辑电平？TTL 与 COMS 电平可以直接互连吗？（汉王笔试） 常用逻辑电平：12V

20、，5V，3.3V；TTL 和 CMOS 不可以直接互连，由于 TTL 是在 0.3-3.6V 之间，而 CMOS 则是有在 12V 的有在 5V 的。CMOS 输出接到 TTL 是可以直接互连。TTL 接到CMOS 需要在输出端口加一上拉电阻接到 5V 或者 12V。 11、如何解决亚稳态。 （飞利浦大唐笔试） 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚 稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平 上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无 用的输出电平可以沿信号通道上的各个触发器级联式

21、传播下去。 12、IC 设计中同步复位与异步复位的区别。 （南山之桥） 一、特点：同步复位：顾名思义，同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。否则，无法完成对系统的复位工作。用 Verilog 描述如下：always (posedge clk) beginif (!Rst_n).end异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。用Verilog 描述如下：always (posedge clk,negedge Rst_n) beginif (!Rst_n).end二、各自的优缺点：1、总的来说，同步复位的优点大概有 3 条：a、有利于仿真器的仿真。b

22、、可以使所设计的系统成为 100%的同步时序电路，这便大大有利于时序分析，而且综合出来的 fmax 一般较高。c、因为他只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺。他的缺点也有不少，主要有以下几条：a、复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。同时还要考虑，诸如：clk skew,组合逻辑路径延时,复位延时等因素。b、由于大多数的逻辑器件的目标库内的 DFF 都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。2、对于异步复位来说，他的优点也有三条，都是相对应的：a、大多数目标

23、器件库的 dff 都有异步复位端口，因此采用异步复位可以节省资源。b、设计相对简单。c、异步复位信号识别方便，而且可以很方便的使用 FPGA 的全局复位端口 GSR。缺点：a、在复位信号释放(release)的时候容易出现问题。具体就是说：倘若复位释放时恰恰在时钟有效沿附近，就很容易使寄存器输出出现亚稳态，从而导致亚稳态。b、复位信号容易受到毛刺的影响。三、总结：所以说，一般都推荐使用异步复位，同步释放的方式，而且复位信号低电平有效。这样就可以两全其美了。在可编程芯片的内部，信号传输时需要时间的，即异步复位信号 rst 到达寄存器 A 和寄存器B 的时间存在诧异，而时钟信号因为有专用的线路不受

24、影响；寄存器 A B 受到同步复位信号 rst_syn 时必须在时钟沿处采发生变化，这样对系统不会造成危害；而受到异步复位 rst 时，寄存器 A B 的输出马上发生改变，因为异步复位信号 rst 到达寄存器 A 和寄存器 B 的时间存在诧异所以 A B 的输出也不是同时变化的，更重要的是他们不再时钟沿上变化，这样后续逻辑可能会收到错误的结果，从而造成系统不稳定；总之，在同步设计中尽量不要使用异步逻辑；13、MOORE 与 MEELEY 状态机的特征。 （南山之桥） 答：两种典型的状态机是摩尔（Moore）状态机和米立（Mealy）状态机。摩尔有限状态机输出只与当前状态有关，与输入信号的当前值

25、无关，是严格的现态函数。在时钟脉冲的有效边沿作用后的有限个门延后，输出达到稳定值。即使在时钟周期内输入信号发生变化，输出也会保持稳定不变。从时序上看，Moore 状态机属于同步输出状态机。Moore 有限状态机最重要的特点就是将输入与输出信号隔离开来。Mealy 状态机的输出是现态和所有输入的函数，随输入变化而随时发生变化。从时序上看，Mealy 状态机属于异步输出状态机，它不依赖于时钟。14、多时域设计中,如何处理信号跨时域。 （南山之桥） 不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电

26、平、边沿检测和脉冲，对多位信号可以用 FIFO,双口 RAM，握手信号等。跨时域的信号要经过同步器同步，防止亚稳态传播。例如：时钟域 1 中的一个信号，要送到时钟域 2，那么在这个信号送到时钟域 2 之前，要先经过时钟域 2 的同步器同步后，才能进入时钟域 2。这个同步器就是两级 d 触发器，其时钟为时钟域 2 的时钟。这样做是怕时钟域 1 中的这个信号，可能不满足时钟域 2 中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格

27、雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，象异步 FIFO 的设计中，比较读写地址的大小时，就是用这种方法。如果两个时钟域之间传送大量的数据，可以用异步 FIFO 来解决问题。我们可以在跨越 Clock Domain 时加上一个低电平使能的 Lockup Latch 以确保 Timing 能正确无误。15、给了 reg 的 setup,hold 时间，求中间组合逻辑的 delay 范围。 （飞利浦大唐笔试） Delay q,还有 clock 的 delay,写出决 定最大时钟的因素，同时给出表达式。 （威盛 VIA 2003.11.06 上海笔试试题

28、） 18、说说静态、动态时序模拟的优缺点。 （威盛 VIA 2003.11.06 上海笔试试题） 动态时序验证是在验证功能的同时验证时序，需要输入向量作为激励。随着规模增大，所需要的向量数量以指数增长，验证所需时间占到整个设计周期的 50，且这种方法难以保证足够的覆盖率，因而对片上系统芯片设计已成为设计流程的瓶颈，所以必须有更有效的时序验证技术取代之。动态时序仿真的优点是比较精确，而且同后者相比较，它适用于更多的设计类型。但是它也存在着比较明显的缺点：首先是分析的速度比较慢；其次是它需要使用输入矢量，这使得它在分析的过程中有可能会遗漏一些关键路径(critical paths)，因为输入矢量未

29、必是对所有相关的路径都敏感的。 静态时序分析技术是一种穷尽分析方法，用以衡量电路性能。它提取整个电路的所有时序路径，通过计算信号沿在路径上的延迟传播找出违背时序约束的错误，主要是检查建立时间和保持时间是否满足要求，而它们又分别通过对最大路径延迟和最小路径延迟的分析得到。静态时序分析的方法不依赖于激励，且可以穷尽所有路径，运行速度很快，占用内存很少。它完全克服了动态时序验证的缺陷，适合进行超大规模的片上系统电路的验证，可以节省多达 20 的设计时间。因此，静态时序分析器在功能和性能上满足了全片分析的目的。19、一个四级的 Mux,其中第二级信号为关键信号 如何改善 timing。 （威盛 VIA

30、 2003.11.06） 关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。 （需要改进的代码： 改进后的：always(a,late_data,c,d,sl) always(a,late_data,c,d,sl)begin beginout=1b0; out_temp=0;if(sl0) out=a; if(sl0) out_temp=a;if(sl1) out=late_data; if(!sl2) out_temp=c;if(!sl2) out=c; if(sl3) out_temp=d;if(sl3) out=d; if(sl1=1b0)else ou

31、t=out_temp; end23、化简 F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。 （威盛） 24、please show the CMOS inverter schematic,layout and its cross sectionwith P- well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威盛笔试题ci

32、rcuit design-beijing-03.11.09） 25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 26、为什么一个标准的倒相器中 P 管的宽长比要比 N 管的宽长比大？（仕兰微电子） 和载流子有关，P 管是空穴导电，N 管是电子导电，电子的迁移率大于空穴，同样的电场下，N 管的电流大于 P 管，因此要增大 P 管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等

33、、高低电平的噪声容限一样、充电放电的时间相等。27、用 mos 管搭出一个二输入与非门。 （扬智电子笔试） 49 页28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。29、画出 NOT,NAND,NOR 的符号，真值表，还有 transistor level 的电路。 （Infineon 笔 试） 30、画出 CMOS 的图，画出

34、tow-to-one mux gate。 （威盛 VIA 2003.11.06 上海笔试试题） 31、用一个二选一 mux 和一个 inv 实现异或。 （飞利浦大唐笔试） 32、画出 Y=“A“*B+C 的 cmos 电路图。 （科广试题） 33、用逻辑们和 cmos 电路实现 ab+cd。 （飞利浦大唐笔试） 34、画出 CMOS 电路的晶体管级电路图，实现 Y=“A“*B+C(D+E)。 （仕兰微电子） 35、利用 4 选 1 实现 F(x,y,z)=xz+yz。 （未知） 36、给一个表达式 f=“xxxx“+xxxx+xxxxx+xxxx 用最少数量的与非门实现（实际上就是化 简） 。

35、 38、为了实现逻辑（A XOR B）OR （C AND D） ，请选用以下逻辑中的一种，并说明为什 么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知） 39、用与非门等设计全加法器。 （华为） 42、A,B,C,D,E 进行投票，多数服从少数，输出是 F（也就是如果 A,B,C,D,E 中 1 的个数比0 多，那么 F 输出为 1，否则 F 为 0） ，用与非门实现，输入数目没有限制。 （未知） 43、用波形表示 D 触发器的功能。 （扬智电子笔试） 44、用传输门和倒向器搭一个边沿触发器。 （扬智电子笔试） 45、用逻辑们画出 D 触发器。

36、（威盛 VIA 2003.11.06 上海笔试试题） 46、画出 DFF 的结构图,用 verilog 实现之。 （威盛） 47、画出一种 CMOS 的 D 锁存器的电路图和版图。 （未知） 48、D 触发器和 D 锁存器的区别。 （新太硬件面试） 49、简述 latch 和 filp-flop 的异同。 （未知） 50、LATCH 和 DFF 的概念和区别。 （未知） 51、latch 与 register 的区别,为什么现在多用 register.行为级描述中 latch 如何产生的。（南山之桥） 52、用 D 触发器做个二分颦的电路.又问什么是状态图。 （华为） 53、请画出用 D 触发

37、器实现 2 倍分频的逻辑电路？（汉王笔试） 54、怎样用 D 触发器、与或非门组成二分频电路？（东信笔试） 55、How many flip-flop circuits are needed to divide by 16? (Intel) 16 分频？ 56、用 filp-flop 和 logic-gate 设计一个 1 位加法器，输入 carryin 和 current-stage，输出 carryout 和 next-stage. （未知） 57、用 D 触发器做个 4 进制的计数。 （华为） 58、实现 N 位 Johnson Counter,N=“5“。 （南山之桥） 59、用你熟悉

38、的设计方式设计一个可预置初值的 7 进制循环计数器，15 进制的呢？（仕兰微电子） 60、数字电路设计当然必问 Verilog/VHDL，如设计计数器。 （未知） 61、BLOCKING NONBLOCKING 赋值的区别。 （南山之桥） 62、写异步 D 触发器的 verilog module。 （扬智电子笔试） module dff8(clk , reset, d, q); input clk; input reset; input 7:0 d; output 7:0 q; reg 7:0 q; always (posedge clk or posedge reset) if(reset)

39、 q 方波-锯齿波-方波,设计电路2.74161 计数器组成计数电路,分析几进制的3.用 D 触发器构成 2 分频电路 有关于1.TIC6000 DSP2.二极管3.RISC4.IIR 16、时钟周期为 T,触发器 D1 的寄存器到输出时间最大为 T1max，最小为 T1min。组合逻辑电路最大延迟为 T2max,最小为 T2min。问，触发器 D2 的建立时间 T3 和保持时间应满足什么条件。 （华 为） T3setupT+T2max,T3holdT1min+T2min 数字电路 1、同步电路和异步电路的区别是什么？（仕兰微电子） 2、什么是同步逻辑和异步逻辑？（汉王笔试） 同步逻辑是时钟之

40、间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。 電路設計可分類為同步電路和非同步電路設計。同步電路利用時鐘脈衝使其子系統同步運作，而非同步電路不使用時鐘脈衝做同步，其子系統是使用特殊的“開始”和“完成”信號使之同步。由於非同步電路具有下列優點-無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模組性、可組合和可複用性-因此近年來對非同步電路研究增加快速，論文發表數以倍增，而 Intel Pentium 4 處理器設計，也開始採用非同步電路設計。 异步电路主要是组合逻辑电路，用于产生地址译码器、或的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监

41、控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。 3、什么是“线与“逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试） 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用 oc 门来实现（漏极或者集电极开路） ，由于不用 oc 门可能使灌电流过大，而烧坏逻辑门，同时在输出端口应加一个上拉电阻。 （线或则是下拉电阻） 4、什么是 Setup 和 Holdup 时间？（汉王笔试） 5、setup 和 holdup 时间,区别.（南山之桥）

42、 6、解释 setup time 和 hold time 的定义和在时钟信号延迟时的变化。 （未知） 7、解释 setup 和 hold time violation，画图说明，并说明解决办法。 （威盛 VIA 2003.11.06 上海笔试试题） Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T 时间到达芯片，这个 T 就是建立时间-Setup time.如不满足 setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打

43、入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果 hold time 不够，数据同样不能被打入触发器。 建立时间(Setup Time)和保持时间（Hold time） 。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么 DFF 将不能正确地采样到数据，将会出现 stability 的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。 8、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。

44、（仕兰微 电子） 9、什么是竞争与冒险现象？怎样判断？如何消除？（汉王笔试） 在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。 10、你知道那些常用逻辑电平？TTL 与 COMS 电平可以直接互连吗？（汉王笔试） 常用逻辑电平：12V，5V，3.3V；TTL 和 CMOS 不可以直接互连，由于 TTL 是在 0.3-3.6V 之 间，而 CMOS 则是有在 12V 的有在 5V 的。CMOS 输出接到 TTL 是可以直接互连。TTL 接

45、到CMOS 需 要在输出端口加一上拉电阻接到 5V 或者 12V。 cmos 的高低电平分别为:Vih=0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,VolT+T2max,T3holdT1min+T2min 17、给出某个一般时序电路的图，有 Tsetup,Tdelay,Tck-q,还有 clock 的 delay,写出决 定最大时钟的因素，同时给出表达式。 （威盛 VIA 2003.11.06 上海笔试试题） T+TclkdealyTsetup+Tco+Tdelay; TholdTclkdelay+Tco+Tdelay; 18、说说静态、动态时序模拟的优缺点。 （威

46、盛 VIA 2003.11.06 上海笔试试题） 静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。 动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的

47、时序问题； 19、一个四级的 Mux,其中第二级信号为关键信号 如何改善 timing。 （威盛 VIA 2003.11.06 上海笔试试题） 关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。 20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入， 使得输出依赖于关键路径。 （未知） 21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异） ，触发器有几种（区别，优 点） ，全加器等等。 （未知） 22、卡诺图写出逻辑表达使。 （威盛 VIA 2003.11.06 上海笔试试题） 23、化简 F(A,B,C,D)= m(1,3,4,

48、5,10,11,12,13,14,15)的和。 （威盛） 卡诺图化简：一般是四输入，记住 00 01 11 10 顺序， 0 1 3 2 4 5 7 6 12 13 15 14 8 9 11 10 24、please show the CMOS inverter schmatic,layout and its cross sectionwith P- well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of

49、the transfer curve? （威 盛笔试题 circuit design-beijing-03.11.09） 25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 26、为什么一个标准的倒相器中 P 管的宽长比要比 N 管的宽长比大？（仕兰微电子） 和载流子有关，P 管是空穴导电，N 管电子导电，电子的迁移率大于空穴，同样的电场下，N 管的电流大于 P 管，因此要增大 P 管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等 27、用 mos 管搭出一个二输入与非门。 （扬智电子笔试） 28、please draw the transistor level schematic of a cmos 2 in