EDA试题库建设--结果.doc

1、EDA 试题库建设70%基础题，20%中档题，10%提高题（试题容量：20 套试卷，其中每套试题填空题 10 空（每空 2 分），选择题 10 题（每题 2 分）， 简答题 4 题（每题 5 分），分析题 2 题（每题 10 分），设计题 2 题（每题 10 分）。 基础题部分填空题（140 空）1一般把 EDA 技术的发展分为（ CAD） 、 （CAE）和（EDA）三个阶段。 2EDA 设计流程包括 （设计准备） 、 （设计输入） 、 （设计处理） 和（器件编程） 四个步骤。 3时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为 （功能仿真） 。 4

2、VHDL 的数据对象包括 （变量） 、 （常量） 和 （信号） ，它们是用来存放各种类型数据的容器。 5图形文件设计结束后一定要通过（仿真） ，检查设计文件是否正确。 6以 EDA 方式设计实现的电路设计文件，最终可以编程下载到（FPGA）或者（CPLD）芯片中，完成硬件设计和验证。 7MAX+PLUS 的文本文件类型是（.VHD） 。 8在 PC 上利用 VHDL 进行项目设计，不允许在（根目录）下进行，必须在根目录为设计建立一个工程目录。 9VHDL 源程序的文件名应与（实体名）相同，否则无法通过编译。10.常用 EDA 的设计输入方式包括（文本输入方式） 、 （图形输入方式） 、 （波形

3、输入方式） 。 11.在 VHDL 程序中， （实体）和（结构体）是两个必须的基本部分。 12.将硬件描述语言转化为硬件电路的重要工具软件称为 （HDL 综合器） 。 13、VHDL 的数据对象分为（常量） 、 （变量）和（信号）3 类。 14、VHDL 的 操作 符 包括 （算术 运算 符 ）和 （符号运算符） 。15、常用硬件描述语言有（Verilog HDL） 、 （AHDL）以及（VHDL） 。 16、VHDL 基本语句有（顺序语句） 、 （并行语句）和属性自定义语句。 17、VHDL 同或逻辑操作符是 （XNOR） 。 18、原理图文件类型后缀名是（.GDF） ，Verilog HD

4、L 语言文本文件类型的后缀名是（ .V ） 。19、十六进制数 16#E#E1 对应的十进制数值是（224） 。 20、一个完整的 VHDL 程序应包含三个基本部分，即库文件说明、 （程序包应用说明）和（实体和结构体说明） 。 21、VHDL 不等于关系运算符是 （ /= ） 。 22、STD_LOGIC_1164 程序包是 （IEEE ） 库中最常用的程序包。 23文本输入是指采用（硬件描述语言） 进行电路设计的方式。24当前最流行的并成为 IEEE 标准的硬件描述语言包括（vhdl） 和 （verilog） 。25采用 PLD 进行的数字系统设计，是基于（芯片）的设计或称之为（自底向上）

5、的设计。26硬件描述语言 HDL 给 PLD 和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为（自顶向下）的设计法。27.EDA 工具大致可以分为（设计输入编辑器） 、（仿真器） 、 （hdl 综合器） 、 （适配器） 以及 （下载器） 等 5 个模块。28将硬件描述语言转化为硬件电路的重要工具软件称为（综合器） 。29用 MAX+plusII 输入法设计的文件不能直接保存在（根目录）上，因此设计者在进入设计之前，应当在计算机中建立保存设计文件的（工程） 。30.若在 MAX+plusII 集成环境下，执行原理图输入设计方法，应选择（ block diagram/Sche

6、matic）命令方式。31若在 MAX+plusII 集成环境下，执行文本输入设计方法，应选择（ .vhd） 方式。32maxplus2max2libprim 是 MAX+plusII （基本） 元件库，其中包括（门电路）、（触发器）、（电源）、（输入）、（输出）等元件。33maxplus2max2libmf 是 函数 元件库，包括（加法器）、（编码器）、（译码器）、（数据选择器数据）、（移位寄存器）等 74 系列器件。34图形文件设计结束后一定要通过（编译） ，检查设计文件是否正确。35在 MAX+plusII 集成环境下可以执行（生成元件） 命令，为通过编译的图形文件产生一个元件符号。这个

7、元件符号可以被用于其他的图形文件设计 ，以实现（多层次）的系统电路设计。36.执行 MAX+p1us Il 的“Timlng Analyzer”命令，可以 设计电路输入与输出波形间的（延时量）。37.指定设计电路的输入输出端口与目标芯片引脚的连接关系的过程称为（端口映射） 。38MAX+plusII 的波形文件类型是（.swf） 。39层次化设计是将一个大的设计项目分解为若干个(子项目) 或者若干个(层次)来完成的。先从(顶层) 的电路设计开始，然后在(顶层) 的设计中逐级调用（底层） 的设计结果，直至实现系统电路的设计。40. 一个项目的输入输出端口是定义在（实体中）中。41. 描述项目具有

8、逻辑功能的是（结构体） 。42. 关键字 ARCHITECTURE 定义的是 （结构体） 。43. 1987 标准的 VHDL 语言对大小写（不敏感） 。 44. 关于 1987 标准的 VHDL 语言中，标识符必须以（英文字母）开头。 45.VHDL 语言中变量定义的位置是（结构体中特定位置 ） 。 46. VHDL 语言中信号定义的位置是（结构体中特定位置） 。 47. 变量赋值号是( := ),信号赋值号是 ( ”不是操作符号，它只相当与（ THEN）作用。61. assignpin/location chip 命令是 MAXPLUSII 软件中（引脚锁定）的命令。62. 在 VHDL

9、中,可以用语句（clock event and clock=0） 表示检测 clock 下降沿。63. 在 VHDL 中，语句”FOR I IN 0 TO 7 LOOP ”定义循环次数为（8）次。64. 在 VHDL 中，PROCESS 结构内部是由（顺序）语句组成的。65. 执行 MAX+PLUSII 的（ Simulator）命令，可以对设计的电路进行仿真。66. 执行 MAX+PLUSII 的（ Compiler）命令，可以对设计的电路进行编译。67. 执行 MAX+PLUSII 的（ Programmer）命令，可以对设计的电路进行下载。68. 在 VHDL 中，PROCESS 本身是

10、（并行）语句。69. 在元件例化语句中，用（ = ）符号实现名称映射，将例化元件端口声明语句中的信号与 PORT MAP 中的信号名关联起来。70.在 MAX+PLUSII 集成环境下为图形文件产生一个元件符号的主要作用是（被高层次电路设计调用） 。71.在 MAX+PLUSII 工具软件中，完成网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇编等操作，并检查设计文件是否正确的过程称为（综合） 。72在 VHDL 中，IF 语句中至少应有 1 个条件句，条件句必须由 （BOOLEAN ） 表达式构成。73. 在 VHDL 中（变量）不能将信息带出对它定义的当前设计单元。

11、74.在 VHDL 中，一个设计实体可以拥有一个或多个（结构体） 。75. 在 VHDL 的 IEEE 标准库中，预定义的标准逻辑数据 STD_LOGIC 有（9）种逻辑值。76在 VHDL 中，用语句（clockEVENT AND clock=1 ）表示 clock 的上升沿。 77、仿真是对电路设计的一种（间接的）检测方法。 78. Quartus II 中建立设计项目的菜单是（ “File”“New Project Wizard” ） 。 79.执行 Quartus II 的（ Create Update / Create Symbol Files for Current File ）命

12、令，可以为设计电路建立一个元件符号。 80.使用 Quartus II 的图形编辑方式输入的电路原理图文件必须通过（编译）才能进行仿真验证 81. Quartus II 的波形文件当中设置仿真时间的命令是（Edit/ Time Bar ） 。 82. 完整的 IF 语句，其综合结果可实现（组合逻辑电路） 。 83. 描述项目具有逻辑功能的是（结构体） 。84protel 原理图设计时,按下(Q)键可实现英制和公制的转换。 85在 VHDL 语言的程序中，注释使用(-) 符号。86protel 原理图设计时,按下(E+M+M 键)快捷键可实现“移动功能”。 87.在放置元器件的过程按下（TAB

13、）键可以调出元件属性对话框。 88. 40mil 大约等于（ 0.001 ）m 。 A、 B、0.001cm C、0.001inch D、0.001mm 89.通常所说的几层板指的是（钻孔图层）的层数。 90.执行（Align Top ）命令操作，元器件按顶端对齐。 91.执行(Align Bottom )命令操作,元器件按底端对齐. 92.执行(Align Left )命令操作,元器件按左端对齐. 93.执行(Align Right )命令操作,元气件按右端对齐. 94.原理图设计时,实现连接导线应选择(Place/Wire )命令. 95.要打开原理图编辑器,应执行(Schematic)菜

14、单命令. 96.进行原理图设计，必须启动（Schematic ）编辑器。97.使用计算机键盘上的（Page Down ）键可实现原理图图样的缩小。 98.往原理图图样上放置元器件前必须先（装载元器件库 ） 。 99.执行（Tools/Preferences ）命令，即可弹出 PCB 系统参数设置对话框。 100.在印制电路板的（Keep Out Layer ）层画出的封闭多边形，用于定义印制电路板形状及尺寸。 101.印制电路板的（ Silkscreen Layers ）层主要用于绘制元器件外形轮廓以及标识元器件标号等。该类层共有两层。 102.在放置元器件封装过程中，按（Y ）键使元器件封装

15、旋转。 103.在放置元器件封装过程中，按（X ）键使元器件在水平方向左右翻转。 104.在放置元器件封装过程中，按（Y ）键使元器件在竖直方向上下翻转。 105.在放置元器件封装过程中，按（L ）键使元器件封装从顶层移到底层。 106.在放置导线过程中，可以按（ Back Space ）键来取消前段导线。 107.在放置导线过程中，可以按（Shift+Space ）键来切换布线模式。 108.执行（Center Horizontal ）命令操作，元器件按水平中心线对齐。 109MAX+plus II 支持原理图、 （VHDL） 、 （Verilog）语言及以波形与 EDIF 等格式的文件，并

16、支持混合设计、 （功能）仿真和（时序）仿真。110结构体是用于描述设计实体的（内部结构）以及实体端口间的（逻辑关系） ，它不能单独存在，必须有一个界面说明即（实体） 。对具有多个结构体的实体，必须用（CONFIGURATION 配置）语句指明用于综合的结构体和用于仿真的结构体。111由（已定义的） 、 （数据类型不同）的对象元素构成的（数组）称为记录类型的对象。（共计 140 空）选择题（140 题）1关于 EDA 技术的设计流程，下列顺序正确的是 ( A )A 原理图/HDL 文本输入功能仿真综合适配编程下载 硬件测试B 原理图/HDL 文本输入适配综合功能仿真编程下载硬件测试；C 原理图/

17、HDL 文本输入功能仿真综合编程下载适配硬件测试；D 原理图/HDL 文本输入功能仿真适配编程下载 综合硬件测试2对利用原理图输入设计方法进行数字电路系统设计，下面说法是不正确的（C）A 原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；B 原理图输入设计方法一般是一种自底向上的设计方法；C 原理图输入设计方法无法对电路进行功能描述；D 原理图输入设计方法也可进行层次化设计。3Quartus II 的设计文件不能直接保存在（ B ） 。A 系统默认路径 B 硬盘根目录 C 项目文件夹 D 用户自定义工程目录4使用 Quartus II 工具软件建立仿真文件，应采用（ D ）方式图

18、形编辑 文本编辑 符号编辑 波形编辑5建立设计项目的菜单是（ C ） “File”“New ” “Project”“New Project Wizard” “File”“New Project Wizard” 6在 Quartus II 集成环境下为图形文件产生一个元件符号的主要用途是（ D ） 仿真 编译 综合 被高层次电路设计调用7仿真是对电路设计的一种（ B ）检测方法直接的 间接的 同步的 异步的8执行 Quartus II 的（B ）命令，可以对设计电路进行功能仿真或者时序仿真Create Default Symbol BStart SimulationCompiler DTimin

19、g Analyzer 9Quartus II 的图形设计文件类型是（ B ） . scf . bdf . vhd . v10 Quartus II 是（ C ）高级语言 硬件描述语言 EDA 工具软件 综合软件11 使用 Quartus II 工具软件实现原理图设计输入，应采用（ A ）方式模块/原理图文件 文本编辑 符号编辑 波形编辑12 一个能为 VHDL 综合器接受，并能作为一个独立的设计单元的完整的 VHDL 程序称为（ C ） 设计输入 设计输出 设计实体 设计结构13 VHDL 常用的库是（ A ）标准库IEEE BSTD WORK PACKAGE14 在 VHDL 的端口声明语句

20、中，用（ A ）声明端口为输入方向IN BOUT INOUT BUFFER15 在 VHDL 的端口声明语句中，用（ B ）声明端口为输出方向IN BOUT INOUT BUFFER16 在 VHDL 的端口声明语句中，用（ C ）声明端口为双向方向IN BOUT INOUT BUFFER17 在 VHDL 的端口声明语句中，用（ D ）声明端口为具有读功能的输出方向IN BOUT INOUT BUFFER18 在 VHDL 标识符命名规则中，以（ A ）开头的标识符是正确的字母 数字 汉字 下划线19 在下列标识符中， （ C ）是 VHDL 合法标识符4h_adde Bh_adde4_ h

21、_adder_4 _h_adde20 在下列标识符中， （ A ）是 VHDL 错误的标识符4h_adde Bh_adde4 h_adder_4 h_adde21 VHDL 程序中的中间信号必须在_中定义，变量必须在_中定义 （ B ）实体 进程 B结构体 进程 进程 进程 结构体 结构体22 在 VHDL 中，目标变量的赋值符号是（C ） ： ： 23 在 VHDL 中，目标信号的赋值符号是（ D ） ： ： 24 在 VHDL 的 FOR_LOOP 语句中的循环变量是一个临时变量，属于 LOO语句的局部变量， （ B ）事先声明必须 不必 其类型要 其属性要25 在 VHDL 的并行语句之

22、前，可以用（ C ）来传送往来信息变量 变量和信号 信号 常量26 在 VHDL 中，PROCESS 结构是由（ A ）语句组成的顺序 顺序和并行 并行 任何27 在 VHDL 中，条件信号赋值语句 WHEN_ELSE 属于（ C ）语句并行兼顺序 顺序 并行 任意28 在元件例化（COMPONENT）语句中，用（ D ）符号实现名称映射，将例化元件端口声明语句中的信号名与 PORT MAP（）中的信号名关联起来 ： 29 把上边的英文缩略语和下边的中文意思对应起来。（1）EDA （2）FPGA （3）SOC （4）CPLD （5）ASIC （6）SRAM （7）ISP （8）VHDL （9）

23、BST （10）IEEE a 片上系统 b 复杂可编程逻辑器件c 现场可编程门阵列 d 静态随机存取存储器e 在系统可编程 f 超高速硬件描述语言g 边界扫描测试技术 h 美国电子工程师协会i 电子设计自动化 j 专用集成电30 一个项目的输入输出端口是定义在 A 。A. 实体中 B. 结构体中 C. 任何位置 D. 进程体 31 描述项目具有逻辑功能的是 B 。A. 实体 B. 结构体 C. 配置 D. 进程 32 关键字 ARCHITECTURE 定义的是 A 。A. 结构体 B. 进程 C. 实体 D. 配置 33 1987 标准的 VHDL 语言对大小写是 D 。 A. 敏感的 B.

24、只能用小写 C. 只能用大写 D. 不敏感34 关于 1987 标准的 VHDL 语言中，标识符描述正确的是 A 。 A. 必须以英文字母开头 B. 可以使用汉字开头 C. 可以使用数字开头 D. 任何字符都可以 35 符合 1987VHDL 标准的标识符是 A 。 A. a_2_3 B. a_2 C. 2_2_a D. 2a 36 不符合 1987VHDL 标准的标识符是 C 。 A. a_1_in B. a_in_2 C. 2_a D. asd_1 37 变量和信号的描述正确的是 A 。 A. 变量赋值号是:= B. 信号赋值号是:= C. 变量赋值号是顺序语句； ; 顺序语句； when

25、 选择值或标示符 =顺序语句； ; 顺序语句； When others =顺序语句； end case; 29. 简述基于 VHDL 语言的工程设计的基本流程 1 设计准备 包括系统设计、设计方案论证和器件选择等。 2 设计输入 由设计者利用 EDA 工具的文本编辑器或图形编辑器对器件的逻辑功能进行描述 以文本方式或图形方式表达出来 进行编辑和编译 变成 VHDL 文件格式。 3 设计实现 利用EDA 软件系统的综合器进行逻辑综合 然后进行器件的布局、布线和适配 最后生成下载文件或位流数据文件。 4 器件编程与配置 设计编译好后 将数据文件通过编程器或下载电缆下载到目标芯片 FPGA/CPLD

26、 中。 5 设计验证 在上述设计过程中 同时进行验证过程 包括行为仿真、功能仿真、时序仿真和硬件仿真/器件测试 30.什么是时序仿真？ 时序仿真，就是接近真实器件运行特性的仿真，仿真文件中已包含了器件硬件特性参数，因而，仿真精度高 31.什么是功能仿真？功能仿真，是直接对 HDL、原理图描述或其他描述形式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计的要求32.VHDL 操作符有哪几种类型.逻辑操作符 .关系操作符 .算术操作符 .符号操作符 33.结构体中包含的四类功能描述语句是那些？ .进程语句：定义顺序语句模块. .信号赋值语句：将设计实体内的处理结果向定义的信号或界面端口进行

27、赋值. .子程序调用语句：用以调用过程或函数，并将获得的结果赋值于信号. .原件例化语句：对其他的设计实体作远元件说明，并将此元件的端口与其他的元件、信号或高层次实体的界面端口进行连接. 34.在 VHDL 中，并行语句有哪些？其在结构体中使用的格式是如何? .并行信号赋值语句 .进程语句 .块语句 .条件信号赋值语句 .元件例化语句 .生成语句 .并行过程调用语句 .参数传递映射语句 .端口说明语句35. 顺序语句与并行语句的特点和用途顺序语句 特点 在程序执行时 按照语句的书写顺序执行 前面的语句的执行结果可能直接影响后面语句的执行。 用途 主要用于模块的算法部分 用若干顺序语句构成一个进

28、程或描述一个特定的算法或行为。顺序语句不能直接构成结构体 必须放在进程、过程中。 并行语句 特点 不按书写顺序执行 可作为一个整体运行 程序执行时只执行被激活的语句。被激活的并行语句是同时执行的。 用途 主要用于表示算法模块间的连接关系 模拟实际硬件电路工作的并行性，可以直接构成结构体。 36. 简述 WITH_SELECT_WHEN 选择信号赋值语句和 CASE_WHEN 顺序语句的异同。WHEN_ELSE 条件信号赋值语句中无标点 只有最后有分号 必须成对出现 是 并 行 语 句 必 须 放 在 结 构 体 中 IF_ELSE 顺序语句中有分号是顺序语句 必须放在进程中37. 简述 PRO

29、CESS 语句结构的三部分构成 并说明进程语句、顺序语句和信号之间的关系。 答 PROCESS 语句结构是由三部分构成 即进程说明部分 顺序描述语句部分和敏感信号参数表。 2 各个进程是并行运行的 无先后之分 必须放在结构体中 顺序语句是按顺序运行的 有先后之分 必须放在进程中 信号放在结构体和进程之间 是用以完 成 各 个 进 程 之 间 数 据 交换。 38. 采用可编程逻辑器件进行电路和系统设计有什么好处 优点 便于修改和调试 缩短开发周期 降低开发成本 简化系统构成 缩小系统体积降低系统功耗 提高系统可靠性等。 39、Protel 99SE 的元件属性中，Lib Ref、Footpri

30、nt、Designator、PartType 分别代表什么含意？ 答：Lib Ref 代表元件图形符号名称， Footprint 代表元件封装名称，Designator 代表元件标号，PartType 代表元件主要规格型号。40、简要说明印刷电路板设计的一般步骤。 答：（1）绘制原理图；（2）启动 PCB 编辑器并设置参数；（3）定义板框；（4）装入网络表和元件封装库；（5）元件布局；（6）自动布线；（7）手工调整；（8）DRC 检查；（9）编辑丝印层；（10）文件保存与输出。41、简要说明原理图设计的一般步骤。答：（1）设置图纸大小；（2）设置环境；（3）放置元件；（4）原理图布线；（5）编

31、辑与调整；（6）输出报表；（7）存盘打印。42、简单介绍一下电路板的分类？答：印刷电路板常见的板层结构包括单层板（Single Layer PCB） 、双层板（Double Layer PCB）和多层板（Multi Layer PCB ）三种，这三种板层结构的简要说明如下：单层板：即只有一面敷铜而另一面没有 敷铜的电路板。通常元器件放置在没有敷铜的一面，敷铜的一面主要用于布线和焊接。双层板：即两个面都敷铜的电路板，通常称一面为顶层（Top Layer） ，另一面为底层（Bottom Layer） 。一般将顶层作为放置元器件面，底层作为元器件焊接面。多层板：即包含多个工作层面的电路板，除了顶层和

32、底层外还包含若干个中间层，通常中间层可作为导线层、信号层、电源层、接地层等。层与层之间相互绝缘，层与层的连接通常通过过孔来实现。43、在 PCB 设计中，选取元件的主要方法有哪些？答：1. 直接选取元件2. 画框选取元件3用菜单命令选取元件44、执行自动布线的方法主要有下几种？答：1全局布线（All）2指定网络布线（Net）3指定两连接点布线（Connection）4指定元件布线（Component）5指定区域布线（Area）45、在 PCB 设计中的 DRC 电气规则检查主要有几种方式？答：实时检查（On-Line DRC） 和分批检查（Batch DRC） 。46、 与 HDL 文 本 输

33、 入 法 相 比 较 ， 原 理 图 输 入 法 有 何 优 点 ？1： 设 计 者 不 需 增 加 新 的 相 关 知 识 ， 如 HDL 等 。2： 输 入 方 法 与 用 protel 作 图 相 似 ， 设 计 过 程 形 象 直 观 ， 适 合 初 学 者 入 门 。3： 对 于 较 小 的 电 路 模 型 ， 其 结 构 与 实 际 电 路 十 分 接 近 ， 设 计 者 易 于 把 握 电 路 全 局（ 适 合 设 计 小 型 数 字 电 路 ） 。4： 设 计 方 式 接 近 于 底 层 电 路 布 局 ， 因 此 易 于 控 制 逻 辑 资 源 的 耗 用 ， 节 省 面 积

34、 。47、 写 出 结构体的一般语言格式并说明其作用ARCHITECTURE 结 构 体 名 OF 实 体 名 IS说 明 语 句 BEGIN功 能 描 述 语 句 END ARCHITECTURE 结 构 体 名 ;结 构 体 用 于 描 述 电 路 器 件 的 内 部 逻 辑 功 能 或 电 路 结 构 。 使 用 的 语 句 有 顺 序 语 句 和 并 行 语句 。48、写出五种以上的 VHDL 的预定义数据类型。布 尔 (BOOLEAN)数 据 类 型 、 位 (BIT)数 据 类 型 、 位 矢 量 (BIT_VECTOR)数 据 类 型字 符 (CHARACTER)数 据 类 型

35、、 整 数 (INTEGER)数 据 类 型 、 实 数 (REAL)数 据 类 型字 符 串 (STRING)数 据 类 型 、 时 间 (TIME)数 据 类 型49. 若状态机仿真过程中出现毛刺现象，应如何消除；试指出两种方法，并简单说明其原理。方法 1，添加辅助进程对输出数据进行锁存。方法 2，将双进程状态机改写为单进程状态机，其输出也是锁存过了，故能消除毛刺。50、描述一下 EDA 技术的 4 个基本条件答：1）大规模可编程逻辑器件为设计载体2）硬件描述语言为系统逻辑描述的主要表达手段3）软件开发工具，它是利用 EDA 技术进行点字系统设计的智能化的自动化设计工具4）实验开发系统，它

36、是利用 EDA 技术进行电子系统设计的下载工具及硬件验证工具。51、试用 TYPE 语句定义这样一个数组: 要求数组名称为 HELLO,其中包含十个由INTEGER 类型的数据,按升序排列。答：TYPE HELLO IS INTEGER RANGE 0 TO 9。52、什么叫标识符？VHDL 的基本标识符是怎样规定的？答：标识符是指用来为常数、变量、信号、端口、子程序或者参数等命名，由英文字母、数字和下划线组成。遵从的规则：（1）首字符必须是英文字母。（2）不连续使用下划线“_”，不以下划线“_”结尾的。（3）大小写英文字母等效，可以大小写混合输入。（4）标识符中不能有空格。（5）VHDL 的

37、保留字不能用于作为标识符使用。53、简单比较一下 EXIT 语句和 NEXT 语句的区别答： EXIT 语句和 NEXT 语句都是 LOOP 语句的内部循环控制语句，区别是 NEXT 语句是跳向 LOOP 语句的起始点，而 EXIT 语句则是跳向 LOOP 语句的终点。54、判断以下标识符是否合法?-AB, ABDED,AB12-9,ADF_78,FDFD_答：非法，合法，非法，合法，非法55、简单描述一下 VHDL 语言中描述整数的数制表示法。答：主要由 5 部分组成：第 1 部分：用十进制数标明的数制进位基数第 2 部分：数制分隔符“#”第 3 部分：表达的数值第 4 部分：指数分隔符“#

38、”第 5 部分：指数部分，为 0 时可以略去56.一个设计实体由哪几个基本部分组成？它们的作用如何？ 答：（1）库与程序包部分：使实体所用资源可见； （2）实体部分：设计实体的外部特征描述； （3）结构体部分：设计实体的内部电路结构或功能描述。 分析题（28 题）70%分析题（28 道）1、在下面横线上填上合适的语句，完成减法器的设计。 由两个 1 位的半减器组成一个 1 位的全减器 -1 位半减器的描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY HALF_SUB IS PORT(A,B : IN STD_LOGIC; DIFF,COU

39、T : OUT STD_LOGIC); END HALF_SUB; ARCHITECTURE ART OF HALF_SUB IS BEGIN COUT0);ELSIF (CLKEVENT AND CLK=1) THEN If plus_sub=1 thenIf(dout=9) then dout1, 4=0, OTHERS=1);QE (2), 4=E (3), 5=1, 7=E (5), OTHERS=E (4);答： Q=“00101101”13. VHDL 文本编辑中编译时出现如下的报错信息Error: VHDL syntax error: signal declaration mus

40、t have ； ，but found begin instead.分析其错误的可能原因。答： 信号声明缺少分号。14. VHDL 文本编辑中编译时出现如下的报错信息Error: Cant open VHDL “WORK” 分析其错误原因。答：错将设计文件存入了根目录，并将其设定成工程。15. VHDL 文本编辑中编译时出现如下的报错信息Error: Cant open VHDL “WORK” 分析其错误原因。答：错将设计文件的后缀写成.tdf，而非.vhd 。16. VHDL 文本编辑中编译时出现如下的报错信息Error: VHDL Design File “mux21” must cont

41、ain an entity of the same name分析其错误原因。答：设计文件的文件名与实体名不一致。17. 在下面横线上填上合适的语句，完成一个逻辑电路的设计， 其布尔方程为 Y=(A+B)(CD)+(B F)。LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY COMB IS PORT(A, B,C,D,E,F,: IN STD_LOGIC; Y: OUT STD_LOGIC); END COMB; ARCHITECTURE ONE OF COMB IS BEGIN Y （COUNT_IN_BAR(i) ） , D=（COUNT_I

42、N_BAR(i+1)）, Q= （ COUNT(i)）,QB= （COUNT_IN_BAR(i+1)） ); END GENERATE; END RPLCONT;19. 在下面横线上填上合适的语句，完成 8 位数字比较器的设计。 ENTITY COMP IS PORT (A,B: IN （integer ）RANGE 0 T0 （ 7 ） ; AEQUALB, AGREATB, ALESSB : OUT BIT); END COMP; ARCHITECTURE BEHAVE OF COMP IS BEGIN AEQUALB1 WHEN AB ELSE0 ； AGREATB1 WHEN AB E

43、LSE0; ALESSB1 WHEN AB ELSE0; END BEHAVE;20. 在下面横线上填上合适的语句，完成一个 8 位分频器的设计。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY PULSE IS PORT ( CLK : IN STD_LOGIC; D : IN STD_LOGIC_VECTOR (7 DOWNTO 0); FOUT : OUT STD_LOGIC ); END; ARCHITECTURE ONE OF PULSE IS SIGNAL FULL

44、 : STD_LOGIC; BEGIN P_REG: PROCESS(CLK) （signal ）CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF CLKEVENT AND CLK = 1 THEN IF CNT8 = “11111111“ THEN CNT8 := （”00000000” ）; -当 CNT8 计数计满时，输入数据 D 被同步预置给计数器 FULL 0 ） ; 清零 ELSIF CLKEVENT AND CLK = 1 THEN 边沿检测 IF LOAD = 1 THEN COUNT LEDLEDLEDLEDLEDLEDLEDLEDL

45、EDLEDLEDLEDLEDLEDLEDNULL; END CASE; END PROCESS; END ARCHITECTURE BEHA;24. 在下面横线上填上合适的语句，完成 3 人表决器的设计。 ENTITY maj IS PORT(a,b,c : IN BIT; m : OUT BIT); END maj; ARCHITECTURE structure OF maj IS -declare components used in architecture COMPONENT and2 PORT(in1, in2 : IN BIT; out1 : OUT BIT); END COMPO

46、NENT; COMPONENT or3 PORT(in1, in2, in3 : IN BIT; out1 : OUT BIT); END (COMPONENT) ; SIGNAL w1, w2, w3 : BIT; BEGIN gate1 : and2 PORT MAP (a, b, w1); gate2 : and2 PORT MAP (b, ( c ) , w2); gate3 : and2 PORT MAP ( a ) , c, w3); gate4 : or3 PORT MAP (w1, w2, w3, ( m ) ); END structure;25. 在下面横线上填上合适的语句，完成同步 17 进制计数器的设计。 LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY counter17 IS PORT( clk, rst: IN std_logic; ch, c: OUT std_lo