1、G01G02G03G04G05G06G07G01G02G03G04G05G06G07G08yf-f4-06-cjy 第一章 概述 第一节 硬件开发过程简介 1.1.1 硬件开发的基本过程 产品硬件项目的开发，首先是要明确硬件总体需求情况，如 CPU 处理能力、存储容量及速度， I/O 端口的分配、接口要求、电平要求、特殊电路（厚膜等）要求等等。其次，根据需求分析制定硬件总体方案，寻求关键器件及电咱的技术资料、技术途径、技术支持，要比较充分地考虑技术可能性、可靠性以及成本控制，并对开发调试工具提出明确的要求。关键器件索取样品。第三、总体方案确定后，作硬件和单板软件的详细设计，包括绘制硬件原理图、
2、单板软件功能框图及编码、 PCB 布线，同时完成开发物料清单、新器件编码申请、物料申领。第四，领回 PCB 板及物料后由焊工焊好 1 2 块单板，作单板调试，对原理设计中的各功能进行调测，必要时修改原理图并作记录。第五，软硬件系统联调，一般的单板需硬件人员、单板软件人员的配合，特殊的单板（如主机板）需比较大型软件的开发，参与联调的软件人员更多。一般地，经过单板调试后在原理及 PCB布线方面有些调整，需第二次投板。第六，内部验收及转中试，硬件项目完成开发过程。 1.1.2 硬件开发的规范化 上节硬件开发的基本过程应遵循硬件开发流程规范文件执行，不仅如此，硬件开发涉及到技术的应用、器件的选择等，必
3、须遵照相应的规范化措施才能达到质量保障的要求。这主要表现在，技术的采用要经过总体组的评审，器件和厂家的选择要参照物料认证部的相关文件，开发过程完成相应的规定文档，另外，常用的硬件电路（如 ID.WDT）要采用通用的标准设计。 第二节 硬件工程师职责与基本技能 1.2.1 硬件工程师职责 一个技术领先、运行可靠的硬件平台是公司产品质量的基础，硬件工程师职责神圣，责任重大。 yf-f4-06-cjy 1、硬件工程师应勇于尝试新的先进技术之应用，在产品硬件设计中大胆创新。 2、坚持采用开放式的硬件架构，把握硬件技术的主流和未来发展，在设计中考虑将来的技术升级。 3、充分利用公司现有的成熟技术，保持产
4、品技术上的继承性。 4、在设计中考虑成本，控制产品的性能价格比达至最优。 5、技术开放，资源共享，促进公司整体的技术提升。 1.2.1 硬件工程师基本素质与技术 硬件工程师应掌握如下基本技能： 第一、由需求分析至总体方案、详细设计的设计创造能力； 第二、熟练运用设计工具，设计原理图、 EPLD、 FPGA 调试程序的能力； 第三、运用仿真设备、示波器、逻辑分析仪调测硬件的能力； 第四、掌握常用的标准电路的设计能力，如 ID 电路、 WDT 电路、型滤波电路、高速信号传输线的匹配电路等； 第五、故障定位、解决问题的能力； 第六、文档的写作技能； 第七、接触供应商、保守公司机密的技能。 第二章 硬
5、件开发规范化管理 第一节 硬件开发流程 3.1.1 硬件开发流程文件介绍 在公司的规范化管理中，硬件开发的规范化是一项重要内容。硬件开发规范化管理是在公司的硬件开发流程及相关的硬件开发文档规范 、 PCB 投板流程等文件中规划的。硬件开发流程是指导硬件工程师按规范化方式进行开发的准则，规范了硬件开发的全过程。硬件开发流程制定的目的是规范硬件开发过程控制，硬件开发质量，确保硬件开发能按预定目的完成。 公司硬件开发流程的文件编号为 4/QM-RSD009，生效时间为 1997 年月 21日。 yf-f4-06-cjy 硬件开发流程不但规范化了硬件开发的全过程，同时也从总体上，规定了硬件开发所应完成
6、的任务。做为一名硬件工程师深刻领会硬件开发流程中各项内容，在日常工作中自觉按流程办事，是非常重要的，否则若大一个公司就会走向混乱。所有硬件工程师应把学流程、按流程办事、发展完善流程、监督流程的执行作为自己的一项职责，为公司的管理规范化做出的贡献。 3.2.2 硬件开发流程详解 硬件开发流程对硬件开发的全过程进行了科学分解，规范了硬件开发的五大任务。 z 硬件需求分析 z 硬件系统设计 z 硬件开发及过程控制 z 系统联调 z 文档归档及验收申请。 硬件开发真正起始应在立项后，即接到立项任务书后，但在实际工作中，许多项目在立项前已做了大量硬件设计工作。立项完成后，项目组就已有了产品规格说明书，系
7、统需求说明书及项目总体方案书，这些文件都已进行过评审。项目组接到任务后，首先要做的硬件开发工作就是要进行硬件需求分析，撰写硬件需求规格说明书。硬件需求分析在整个产品开发过程中是非常重要的一环，硬件工程师更应对这一项内容加以重视。 一项产品的性能往往是由软件和硬件共同完成的，哪些是由硬件完成，哪些是由软件完成，项目组必须在需求时加以细致考虑。硬件需求分析还可以明确硬件开发任务。并从总体上论证现在的硬件水平，包括公司的硬件技术水平是否能满足需求。硬件需求分析主要有下列内容。 z 系统工程组网及使用说明 z 基本配置及其互连方法 z 运行环境 z 硬件整体系统的基本功能和主要性能指标 z 硬件分系统
8、的基本功能和主要功能指标 z 功能模块的划分 z 关键技术的攻关 z 外购硬件的名称型号、生产单位、主要技术指标 z 主要仪器设备 z 内部合作，对外合作，国内外同类产品硬件技术介绍 yf-f4-06-cjy z 可靠性、稳定性、电磁兼容讨论 z 电源、工艺结构设计 z 硬件测试方案 从上可见，硬件开发总体方案，把整个系统进一步具体化。硬件开发总体设计是最重要的环节之一。总体设计不好，可能出现致命的问题，造成的损失有许多是无法挽回的。另外，总体方案设计对各个单板的任务以及相关的关系进一步明确，单板的设计要以总体设计方案为依据。而产品的好坏特别是系统的设计合理性、科学性、可靠性、稳定性与总体设计
9、关系密切。 硬件需求分析和硬件总体设计完成后，总体办和管理办要对其进行评审。一个好的产品，特别是大型复杂产品，总体方案进行反复论证是不可缺少的。只有经过多次反复论证的方案，才可能成为好方案。 进行完硬件需求分析后，撰写的硬件需求分析书，不但给出项目硬件开发总的任务框架，也引导项目组对开发任务有更深入的和具体的分析，更好地来制定开发计划。 硬件需求分析完成后，项目组即可进行硬件总体设计，并撰写硬件总体方案书。 硬件总体设计的主要任务就是从总体上进一步划分各单板的功能以及硬件的总体结构描述，规定各单板间的接口及有关的技术指标。硬件总体设计主要有下列内容： z 系统功能及功能指标 z 系统总体结构图
10、及功能划分 z 单板命名 z 系统逻辑框图 z 组成系统各功能块的逻辑框图，电路结构图及单板组成 z 单板逻辑框图和电路结构图 z 关键技术讨论 z 关键器件 总体审查包括两部分，一是对有关文档的格式，内容的科学性，描述的准确性以及详简情况进行审查。 再就是对总体设计中技术合理性、 可行性等进行审查。如果评审不能通过，项目组必须对自己的方案重新进行修订。 硬件总体设计方案通过后，即可着手关键器件的申购，主要工作由项目组来完成，计划处总体办进行把关。关键元器件往往是一个项目能否顺利实施的重要目标。 关键器件落实后，即要进行结构电源设计、单板总体设计。结构电源设计由结构室、 MBC 等单位协作完成
11、，项目组必须准确地把自己的需求写成任务书，yf-f4-06-cjy 经批准后送达相关单位。 单板总体设计需要项目与 CAD 配合完成。单板总体设计过程中，对电路板的布局、走线的速率、线间干扰以及 EMI 等的设计应与 CAD 室合作。 CAD 室可利用相应分析软件进行辅助分析。单板总体设计完成后，出单板总体设计方案书。总体设计主要包括下列内容： z 单板在整机中的的位置：单板功能描述 z 单板尺寸 z 单板逻辑图及各功能模块说明 z 单板软件功能描述 z 单板软件功能模块划分 z 接口定义及与相关板的关系 z 重要性能指标、功耗及采用标准 z 开发用仪器仪表等 每个单板都要有总体设计方案，且要
12、经过总体办和管理办的联系评审。否则要重新设计。只有单板总体方案通过后，才可以进行单板详细设计。 单板详细设计包括两大部分： z 单板软件详细设计 z 单板硬件详细设计 单板软、硬件详细设计，要遵守公司的硬件设计技术规范，必须对物料选用，以及成本控制等上加以注意。本书其他章节的大部分内容都是与该部分有关的，希望大家在工作中不断应用，不断充实和修正，使本书内容更加丰富和实用。 。 不同的单板，硬件详细设计差别很大。但应包括下列部分： 单板整体功能的准确描述和模块的精心划分。 接口的详细设计。 关键元器件的功能描述及评审，元器件的选择。 符合规范的原理图及 PCB 图。 对 PCB 板的测试及调试计
13、划。 单板详细设计要撰写单板详细设计报告。 详细设计报告必须经过审核通过。单板软件的详细设计报告由管理办组织审查，而单板硬件的详细设计报告，则要由总体办、管理办、 CAD 室联合进行审查，如果审查通过，方可进行 PCB 板设计，如果通不过，则返回硬件需求分析处，重新进行整个过程。这样做的目的在于让项目组重新审查一下，某个单板详细设计通不过，是否会引起项目整体设计的改动。 yf-f4-06-cjy 如单板详细设计报告通过，项目组一边要与计划处配合准备单板物料申购，一方面进行 PCB 板设计。 PCB 板设计需要项目组与 CAD 室配合进行， PCB 原理图是由项目组完成的，而 PCB 画板和投板
14、的管理工作都由 CAD 室完成。 PCB投板有专门的 PCB 样板流程。 PCB 板设计完成后，就要进行单板硬件过程调试，调试过程中要注意多记录、总结，勤于整理，写出单板硬件过程调试文档。当单板调试完成，项目组要把单板放到相应环境进行单板硬件测试，并撰写硬件测试文档。如果 PCB 测试不通过，要重新投板，则要由项目组、管理办、总体办、CAD 室联合决定。 在结构电源，单板软硬件都已完成开发后，就可以进行联调，撰写系统联调报告。联调是整机性能提高，稳定的重要环节，认真周到的联调可以发现各单板以及整体设计的不足，也是验证设计目的是否达到的唯一方法。因此，联调必须预先撰写联调计划，并对整个联调过程进
15、行详细记录。只有对各种可能的环节验证到才能保证机器走向市场后工作的可靠性和稳定性。联调后，必须经总体办和管理办，对联调结果进行评审，看是不是符合设计要求。如果不符合设计要求将要返回去进行优化设计。 如果联调通过，项目要进行文件归档，把应该归档的文件准备好，经总体办、管理办评审，如果通过，才可进行验收。 总之，硬件开发流程是硬件工程师规范日 常开发工作的重要依据，全体硬件工程师必须认真学习。 第二节 硬件开发文档规范 2.2.1 硬件开发文档规范文件介绍 为规范硬件开发过程中文档的编写，明确文档的格式和内容，规定硬件开发过程中所需文档清单，与硬件开发流程对应制定了硬件开发文档编制规范 。开发人员
16、在写文档时往往会漏掉一些该写的内容，编制规范在开发人员写文档时也有一定的提示作用。 硬件开发文档编制规范适用于中央研究部立项项目硬件系统的开发阶段及测试阶段的文档编制。规范中共列出以下文档的规范： z 硬件需求说明书 z 硬件总体设计报告 z 单板总体设计方案 z 单板硬件详细设计 z 单板软件详细设计 z 单板硬件过程调试文档 z 单板软件过程调试文档 z 单板系统联调报告 z 单板硬件测试文档 z 单板软件归档详细文档 z 单板软件归档详细文档 yf-f4-06-cjy z 硬件总体方案归档详细文档 z 硬件单板总体方案归档详细文档 z 硬件信息库 这些规范的具体内容可在 HUAWEI 服
17、务器中的“中研部 ISO9000 资料库”中找到，对应每个文档规范都有相应的模板可供开发人员在写文档时“填空”使用。模块在 rndI 服务器中的文档管理数据库中。 读 /写信号： HRW、 HRDY 串断输出： HINT; HPI模式选择 HPIENA/VDD 如图 3 “C54X 信号引脚 ”和 ”C548 信号引脚 ”。 5、DSP 硬件设计的几个主要问题： （ 1）总线控制方案 yf-f4-06-cjy （ 2） boot loading （ 3） Hardware wait_states （ 4） I/O 与中断设计 （ 5） Memory Map （ 6）串口工作方式与时序设计 （
18、7） TAP 接口 3.10.4 TMS320C54X 的软件编程 1、DSP 编程工具与流程 DSP 的设计目标是进行数字信号处理，在硬件设计的基础上选择好一定的优化算法并通过编程在 DSP 芯片上实现是 DSP 技术的核心内容。对 DSP 进行编程，目前最有效的语言工具仍是 DSP 汇编语言，同时为方便用户用高级语言进行编程开发，也相继推出了 C 语言编译器， ADa、 Pascal 等编译器。 图 4 是 TMS C320C54X 软件开发流程，图中有阴影的部分是通常开发的必需步骤，其它可据需要选作，最后产生 COFF（ Common Object File Format） 文件。 2、
19、DSP 汇编语言编程 （ 1） DSP 汇编过程有以下几个步骤 a) 源程序的编写。将算法的详细实现过程用 DSP 指令系统的语句描述出来，其中源程序一般包括： data、 bss 和 text 三个基本组成内容。下面是一段程序例子，图 5 是 COFF文件格式和 object file 在存储器中的分配情况。 2 * 3 * assemble an initialized table into data.* 4 * 5 0000 data 6 0000 0011 coeff word 011h,022h,033h 0001 0022 0002 0033 7 * 8 * Reserve spa
20、ce in bss for a variable * 9 * 10 0000 bss buffer,10 11 * 12 * Still in .data. 13 * 14 0003 0123 ptr word 0123h 15 * 16 * Assemble code into the text section * 17 * 18 0000 text 19 0000 100f add: LD 0Fh,A 20 0001 f010 aloop: SUB #1,A 0002 0001 21 0003 f842 BC aloop,AGEQ 22 * 23 * Another initialized
21、 table into data * 24 * 25 0004 data 26 0004 00aa ivals .word 0AAh,0BBh,0CCh 0005 00bb 0006 00cc 27 * 28 * Define another section for more variables* yf-f4-06-cjy 29 * 30 0000 var2 .userct “newvars”,1 31 0001 inbuf .userct “newvars”,7 32 * 33 * Assemble more code into text * 34 * 35 0005 text 36 000
22、5 110a may: LD 0Ah,B 37 0006 f166 mloop: MPY #0Ah,B 0007 000a 38 0008 f868 BC mloop,BNOV 0009 0006 39 * 40 * Define a named section for int vectors * 41 * 42 0000 .sect “vectors” 43 0000 0011 .word 011h,033h 44 0001 0033 b) cmd 文件的编写。在使用不同的 DSP 芯片时，我们还要根据不同芯片的内部存储器情况，修改 cmd 文件， com 文件中的内容必须按照系统的存储器地
23、址分配确定。 C54X 系统与 CMD 文件配置情况见图 6。 c) 编译与连接。通过对源程序（ *.asm）的编译产生 COFF 目标文件（ *.obj） ，再通过连接产生可执行的 COFF 文件（ *.out） ，就可以进行仿真和加载。编译与连接格式如下： 编译： asm 500input file object filelist file-option 连接： Link 500-optionfilcname, filenamen 3、DSP 开发系统仿真 Ti 提供了 TMS320C54X 与 DSP 开发仿真环境，包括 Simulator 和 Emulator Simulator 是软
24、件仿真器，它可仿真 54X 的全部指令、 I/O 和主要外设功能，装入由汇编器 /连接器产生的目标代码后，可连接或单步运行，仿真观察各存储器、寄存器的内容，以作汇编、编辑与修改等。 Emulator 是 PC 机插件形式的硬件仿真器及开发系统；它具有良好的用户界面，可作全速的在线仿真。 yf-f4-06-cjy EXP encoderMUXT registerSign ctr Sign ctrMultiplier(17 17)FractionalA(40) B(40)MUXMUXAdder(40 )ZER0 SAT ROUNDLegend:A Accumulator AB Accumulato
25、r BC CB data busD DB data busM MAC unitP PB program busS Barrel shifterT TregisterU ALUALU(40) Sign ctr Sign ctrMUXCOMPTRN TC MSW/LSWselectBarrel shifterSign ctrMemoryandexternalinterfacePeripheralinterfaceARAU0,ARAU1AR0-AR7ARP,BK,DP,SPARAU0,ARAU1AR0-AR7ARP,BK,DP,SPProgram address generationlogic(PA
26、GEN)Data address generationlogic(DAGEN)System control interfacePABPB CABCB DAB DB EAB EB X D A B T D A A P CD A B 0 A M UBA B T CD SB A C D A B S图 2 TMS320 C54X 硬件结构 yf-f4-06-cjy External Interfaces on the C542 D15-0A15-0PSDSISR/WMSTRBIQSTRBREADYIAQMSCRSX1X2/CLKINCLKOUTCLKMD1-3MP/MCCNTHOLDHOLDANM1IN
27、T0-3IACKXFBIOTOUTCLKX0DX0FSX0CLKR0DR0FSX0CLKX1DX1FSX1CLKR1DR1FSX1C542External DMA interfaceExternal interrupt interfaceExternal flagsTimer outputBuffered senal portTDM sernal portClocks ResetData/address bus and control signalsSystem controlTMS320LC548 TQFP Tentative Pinout 0102030405060708091011121
28、314151617181920212223242526272829303132333435*36*144143142141140139 138 137136135134133132131130129128127126124123122121120119118117116115114113112111110109125PACKAGE TOP VIEW144PIN TQFP 20x20x.1.4mmTM S320LC 5481081071061051041031021011009998979695949392919089888786858483828180797877767574733738394
29、04142434445464748495051525354555657585960616263646566676869707172CGNDBCLKR1HCNTL0DGNDBCLKR0TCLKRBFSR0TFSRBDR0HCNTL1TDRBCLKX0TCLKXCGNDHINTCVDDBFSX0TFSXHRDYDVDDDGNDHD0BDXTDXIACKHBILNMIINT0INT1INT2INT3CVDDHDICGNDX1BCLKDGNDDGNDDA21CVDDA9A8A7A6A5A4HD6A2A0DVDDHDS2DGNDHDS1CGNDCVDDHD5DI5DI4DI3HD4DI2DI1DI0D9
30、D8D7D6DVDDCGNDPA20PAI9CVDDA1CGNDPA22CGNDDVDDA10HD7A11A12A13A14A15CVDDHAS_DGNDCGNDCVDDHCS_HRW_READYPS_DS_IS_RW_MSTRB_IO STRB_MSC_XFSHOLDALAQ_HOLD_BIO_MP/MCDVDDCGNDBDR1BFSR1RA18PA17DGNDPA16D5D4D3D2D1D0RS_S2/CLKOUTX1DH3CLKOUTDGNDHPLENA/VDDCVDDCGNDTMSTCKTRST_TDITDOEMU1EMU0TOUTHD2NCCLKMD3CLKMD2CLKMD1DGND
31、DVDDBDX1BFSX1(*New Pin assignment compare to LC542)图 3 C542 和 C548 的信号引脚 yf-f4-06-cjy TMS320C54x Software Development Flow Csoutcefiles C soutce filesC compilerAssemblersourceAssemabler CsoutcefilesCOFFobjectfilesLinkerExecutableCOFFfileMnemonic-to-algebraictranslator utilityAssemblersourceLibrary-b
32、uildutilityAssemblersourceDebugging toolsCross-referencelisterAbsolute listerHex conversionutilityFPROMprogrammerC54XArchiverLibrary ofobjectfilesNacrolibraryArchiverCsoutcefilesMacrosourcefiles图 4 TMS320 C54X 软件开发流程 yf-f4-06-cjy 100ff0100001f8420001110af166000af8680006 Object Code001100220033012300
33、aa00bb00cc00110033Nodata10 wordsfeservedNo data eight wordsteservedSectiontextdatavectorsbssnewvarsLine Numbers192020212136373838666142626264344103031bassdataRAMEEPROMBOMObject File Target MemoryIntroduction to Common Object File Format 图 5 COFF 文件及 Object File 在存储器中的分配 Example System ProgramMemoryE
34、PROMcode 8000FFFF慍 54X SRAMVar40006000EPROMconstA00008000exam ple1.obj-0 e x a m p 1 e 1 .o u t-m exam p1e 1 .m apMEMORY P a g e 0 : /* P ro g ra m * /EPRO M : org=8000h,len=8000hpage 1:/* D ata */SRA M : org=4000h,len=2000hD EPRO M : org=8000h,len=2000hSECTIONS .te x t: E P R O M P A G E 0.d a ta :
35、 D E P R O M P A G E 1.b ss: S R A M P A G E 1图 6 C54X 系统与 CMD 文件配置 yf-f4-06-cjy 硬件 EMC 设计规范 引言： 本规范只简绍EMC的主要原则与结论， 为硬件工程师们在开发设计中抛砖引玉。 电磁干扰的三要素是干扰源、干扰传输途径、干扰接收器。EMC就围绕这些问题进行研究。最基本的干扰抑制技术是屏蔽、滤波、接地。它们主要用来切断干扰的传输途径。 广义的电磁兼容控制技术包括抑制干扰源的发射和提高干扰接收器的敏感度，但已延伸到其他学科领域。 本规范重点在单板的EMC设计上，附带一些必须的EMC知识及法则。在印制电路板设计
36、阶段对电磁兼容考虑将减少电路在样机中发生电磁干扰。 问题的种类包括公共阻抗耦合、串扰、高频载流导线产生的辐射和通过由互连布线和印制线形成的回路拾取噪声等。 在高速逻辑电路里，这类问题特别脆弱，原因很多： 1、电源与地线的阻抗随频率增加而增加，公共阻抗耦合的发生比较频繁； 2、信号频率较高，通过寄生电容耦合到步线较有效，串扰发生更容易； 3、信号回路尺寸与时钟频率及其谐波的波长相比拟，辐射更加显著。 4、引起信号线路反射的阻抗不匹配问题。 一、总体概念及考虑 1、五一五规则，即时钟频率到5MHz或脉冲上升时间小于5ns，则PCB板须采用多层板。 2、不同电源平面不能重叠。 3、公共阻抗耦合问题。
37、 模型： ZS1ZL1ZS2ZL2I1I2ZGI1 I2VN1,2VS1VS2yf-f4-06-cjy VN1I2ZG为电源I2流经地平面阻抗ZG而在1号电路感应的噪声电压。 由于地平面电流可能由多个源产生， 感应噪声可能高过模电的灵敏度或数电的抗扰度。 解决办法： 模拟与数字电路应有各自的回路，最后单点 接地； 电源线与回线越宽越好； 缩短印制线长度； 电源分配系统去耦。 4、减小环路面积及两环路的交链面积。 5、一个重要思想是：PCB上的EMC主要取决于直流电源线的Z0C，好的滤波，L0，减小发射及敏感。 Z0L/C377(d/w) (r/ r)，如果 模型： 屏蔽效能SE(dB)反射损耗
38、R(dB)吸收损耗A(dB) 高频射频屏蔽的关键是反射，吸收是低频磁场屏蔽的关键机理。 入射 反射 发射 屏蔽材料吸收区域低频数字 I/O 中继 /低速 逻辑电路 时钟 低频模拟 I/O 带状电缆连接器摸数转换器数模转换器存储器 yf-f4-06-cjy 2、工作频率低于1MHz时，噪声一般由电场或磁场引起，(磁场引起时干扰，一般在几百赫兹以内)，1MHz 以 上，考虑电磁干扰。单板上的屏蔽实体包括变压器、传感器、放大器、DC/DC 模块等。更大的涉及单板间、子架、机架的屏蔽。 3、静电屏蔽不要求屏蔽体是封闭的，只 要求高电导率材料和接地两点。电磁屏蔽不要求接地，但要求感应电流在上有通 路，故
39、必须闭合。磁屏蔽要求高磁导率的材料做封闭的屏蔽体，为了让 涡流产生的磁通和干扰产生的磁通相消达到吸收的目的，对材料有厚度 的要求。高频情况下，三者可以统一，即用高电导率材料(如铜)封闭并接地。 4、对低频，高电导率的材料吸收衰减少 ，对磁场屏蔽效果不好，需采用高磁导率的材料(如镀锌铁)。 5、磁场屏蔽还取决于厚度、几何形状、孔洞的最大线性尺寸。 6、磁耦合感应的噪声电压 UNjwB.A.cosojwM.I1，(A 为电路 2 闭合环路时面积；B为磁通密度；M为互感；I1为干扰电路的电流。降低噪声电压，有两个途径，对接收电路而言，B、A和COS0必须减小；对干扰源而言，M和I1必须减小。双绞线是
40、个很好例子。它大大减小电路的环路面积，并同时在绞合的另一根芯线上产生相反的电动势。 7、防止电磁泄露的经验公式：缝隙尺寸 1MHz时，占主导地位。 3、使用铁氧体磁珠安装在元件的引线上 ，用作高频电路的去耦，滤波以及寄生振荡的抑制。 4、尽可能对芯片的电源去耦(1-100nF)，对进入板极的直流电源及稳压器和DC/DC转换器的输出进行滤波(uF)。 CminIt/Vmax Vmax一般取2的干扰电平。 注意减小电容引线电感， 提高谐振频率， 高频应用时甚至可以采取四芯电容。电容的选取是非常讲究的问题，也是单板EMC控制的手段。 七、其它 单板的干扰抑制涉及的面很广，从传输线的阻抗匹配到元器件的
41、EMC控制，从生产工艺到扎线方法，从编码技术到软件抗干扰等。一个机器的孕育及诞生实际上是EMC工程。最主要需要工程师们设计中注入EMC意识。 第二节 可编程器件的使用 3.2.1 FPGA 产品性能和技术参数 20dB/decade 40dB/decade 1 f2= tr1 f1= 去耦环路 芯片ZpZL较大电源 分配环路 yf-f4-06-cjy 一、FPGA 概念： 用户现场可编程门阵列FPGA 器件（Field Progr ammable Gate Array）是八十年代中期出现的新概念，是一种可由用户自行定义配置的高容量密度的专用集成电路（ASIC） 。FPGA概念由美国Xilinx
42、公司首创， 成为九十年代集成电路产业销售额增长速率最快的产品。 与EPLD器件（Erasable Pro grammable Logic Devices)相比，FPGA 主要具有下述特点 ： 1）EPLD 器件为逻辑块级可编程，而 FPGA 为逻辑门级可编程。 EPLD 器件由不同个数的宏单元（Mac rocell）组合而成，宏单元作为一个整体，其内部连线相对固定，因此其编程灵活性及逻辑容量均受到限制。FPGA 为门级可编程，其编程灵活性与内部逻辑容量远大于 EPLD。 2）FPGA 器件集成度高，阵列引脚数多，功耗低。 3）FPGA 器件具有用户现场可编程的优越特性。 由于FPGA 的现场可
43、编程特性，其在线的电路调试与修改不须将 FPGA从电路板中取出，因此能以多种封装形式（如 PQFP、TQFP、BGA 等）减小体积，增加引脚数量。而 EPLD 须用专门的编程器擦写，因而通常为 PLCC 封装，体积大，引脚相对较少。 4）EPLD 器件为 EPROM-base 而FPGA 为SRAM-base。 5）与 EPLD器件相比较，FPGA 的时延较难控制。 二、FPGA 的基本结构与基本工作原理： 1、FPGA 的组成与结构： CLB:Configurable Logic Block IOB:Input/Output Block PIC:Programmable Interconne
44、ct SRAM 阵列 内部晶体振荡器 2、FPGA 的结构特点： 1）FPGA 内部为逻辑单元阵列（LCA：Log ic Cell Array）结构： 在FPGA中，CLB 作为逻辑组件的基本单元，通过一定的内部连线连接在一起以综合阵列中的逻辑功能，形成 LCA 结构。CLB为门级结构，但 LCA 对用户而言表现为逻辑块的特性，使得 LCA 具有一个极强的逻辑解来实现优化的高密度门阵列。 2）FPGA 内部逻辑功能的配置是基于内部阵列分布的 SRAM 原理： FPGA 器件的编程实现，实际上是由加载于其内部阵列分部的 SRAM 上的配置数据决定和控制各个 CLB、IOB 的逻辑功能及 PIC
45、之间的互连关系。因此，允许 LCA 靠简单的加载新的数据进行配置 SRAM 单元，从而实现芯片新的逻辑配置。通过加载不同的配置数据，芯片逻辑功能可不断更新，反复使用。 3、FPGA 的基本工作原理： yf-f4-06-cjy 1）FPGA 的工作模式： FPGA 的工作模式有主动模式、周边模式和从动模式三种。不同的工作模式可通过模式选择控制位来控制。 A、主动模式： 在主动模式下，LCA 自动地从外部 PROM 或 EPROM 加载配置的程序数据。主动模式又可分类如下： 主动并行低地址模式 主动并行模式 主动并行高地址模式 主动串行模式 并行模式中，在相应的时钟控制下，配置数据并行地进入 FP
46、GA 器件，在内部再变成串行。为了能使 LCA 与其它器件分享外部存储器，占用不同的地址段，LCA 在主动并行模式下提供高、低地址两种模式，使得 LCA 按不同的顺序产生地址信号。其中高地址模式是从高地址向低地址读数，低地址模式是从低地址向高地址读数。 串行模式中，在相应的时钟信号控制下，配置数据串行地由外部的 PROM 器件进入 LCA的内部存储区。 当单片FPGA 不足以定义数字系统完整的逻辑功能时，可以采用多个 FPGA 芯片，以一定的格式相互连接，分部定义，从而总合地完成整个系统的功能。这种链连的电路方式构成菊花链。在这种情况下，第一片 FPGA应选择主动模式，作为其它链连的 FPGA 的数据源且控制从动器件。 B、周边模式： 周边模式提供一个简单的接口，通过该接口，FPGA 器件可作为一个周边设备，由微处理器直接加载配置，数据以串行方式输入 FPGA。当系统使用多个 FPGA器件时，每个器件可选定微处理器数据总线的一个数据位，这
