1、第五章 时序逻辑电路5-1 导论 5-3 同步时序数字电路的设计 5-2 时序电路分析 5-4 常用时序逻辑器件 n组合逻辑电路某一时刻的输出只取决于此时刻的组合逻辑电路某一时刻的输出只取决于此时刻的输入。输入。n记忆元件 (触发器触发器 )是时序逻辑电路的基本元件。是时序逻辑电路的基本元件。n时序逻辑电路某一时刻的稳定输出不仅取决于当时序逻辑电路某一时刻的稳定输出不仅取决于当时的输入，还取决于时的输入，还取决于 过去的输入 (历史状态 )。时序逻辑电路与组合逻辑电路的区别5-1 导论【例】输出方程： Y=XQn驱动（激励）方程：D=XQn+XQn=XQn状态（特征）方程：Qn+1=D=XQn
2、+XQn=XQn1XCPYDQQ&15-2 时序电路分析n根据电路图列出电路输出函数，触发器激励根据电路图列出电路输出函数，触发器激励函数函数 (控制函数、驱动方程控制函数、驱动方程 )n根据电路输入和触发器激励函数求状态方程根据电路输入和触发器激励函数求状态方程n画状态表、状态图，时序图画状态表、状态图，时序图n分析电路外特性和功能分析电路外特性和功能1、同步电路分析 分析下面电路的逻辑功能输出方程：驱动方程： D=XQn状态表0 11 11 10 00 0 00 1 11 0 11 1 0 Qn+1 ZQn X DZ=XQn状态方程： Qn+1=D=XQn状态转换图 X/Z功能： X=0,
3、 保持X=1, 计数0 10/11/10/11/0【例 1】QDCPZX.=1&CP【例 2】 分析下面电路的逻辑功能D2 Q1nD1 Q0nD0 Q2n000 001110 111011100假设初始状态 : “0 0 0”Q2Q1Q0QCP DQCP DQCP DCPQ2 Q1 Q0Q Q Q. .010 101有效循环无效循环状态表Q2nQ1nQ0n Q2n+1Q1n+1Q0n+10 0 0 0 0 10 0 1 0 1 10 1 1 1 1 11 1 1 1 1 01 1 0 1 0 01 0 0 0 0 0Q2Q1Q00 0 00 0 10 1 11 1 11 1 01 0 0时序图
4、000 001 011 111 110 100 000CPQ0Q1Q2电路功能： 不能自启动的六进制计数器【例 3】 分析下面电路的逻辑功能D2=Q1nD1=Q0nD0=Q0nQ1nQ2n=(Q0n+Q1n)Q2nQDQ QDQDCPQ2 Q1 Q0Q Q. . . .&CP CP CP状态图000 001101 110 111010 011100Q2Q1Q0整理后的状态图能自启动的六进制计数器000 001110 111101011010 100D2=Q1nD1=Q0nD0=Q0nQ1nQ2n=(Q0n+Q1n)Q2n【例 4】 分析下面电路的逻辑功能Y=AQ1nQ2nAQ1nQ2n=AQ1
5、nQ2n+AQ1nQ2nQ2n+1=D2=AQ1nQ2nQ1n+1=D1=Q1nD1 Q1Q1CPD2 Q2Q2CP=1 =1ACPY. .&1&状态表10/000/1 1 101/011/0 1 000/010/0 0 111/101/0 0 010AQ2nQ1n010/0100/0110/0000/1 1/11/01/01/0逻辑功能：可逆四进制计数器Q2n+1Q1n+1/YY=AQ1nQ2nAQ1nQ2n=AQ1nQ2n+AQ1nQ2nQ2n+1=D2=AQ1nQ2nQ1n+1=D1=Q1n状态图Q2nQ1n A/Y 2、异步时序电路的分析【例 1】 分析下面异步时序电路的逻辑功能。时钟
6、方程 : CP0 = CP2= CP CP1=Q0 J0K0Q0Q0J1K1Q1Q1J2K2Q2Q2.CP驱动方程： J0=Q2n J1=Q0n J2=Q1nQ0nK0=1 K1=1 K2=1状态方程： Q1n+1=Q1nQ0n Q2n+1=Q2nQn1Q0nQ0n+1=Q2nQ0n （ CP） （ CP ） （ Q0 ）状态转换表Qn2Qn1Qn0 Q2n+1 Q1n+1Q0n+10 0 0 100 0 1 01000 1 0 1100 1 1 0011 0 0 0001 0 1 0101 1 01 1 1010000状态转换图000 001 010011100101110111Q1n+1=
7、Q1nQ0n Q2n+1=Q2nQn1Q0nQ0n+1=Q2nQ0n （ CP） （ CP ） （ Q0 ）电路为异步五进制加法计数器5-3 同步时序数字电路的设计设计步骤：n根据设计要求建立状态转换图或原始状态图。n进行状态化简。n画电路图。n进行状态分配。n写出驱动方程和输出方程。n若是计数器，检查电路能否自启动。同步计数器的设计同步计数器的设计对对 CP脉冲计数，一个脉冲变化一次状态脉冲计数，一个脉冲变化一次状态n计数器的种类：计数器的种类：同步计数器，异步计数器加法计数器、减法计数器加法计数器、减法计数器可逆计数器等可逆计数器等二进制计数器二进制计数器 (模为模为 2n),十进制计数器
8、十进制计数器 ,任意进制计任意进制计数器等数器等n计数器是应用最多的一类标准器计数器是应用最多的一类标准器件件【例 1】 设计一个同步六进制计数器。1、状态图S0 S1 S2S3S4S52、状态分配 (状态编码 )000 001 010011100101加法计数器 自然态序编码101 100 011010001000减法计数器111 100 000110001010注意： 状态分配方式不同，所设计的电路结构也不同。Q2Q1Q0状态表：CP Q2nQ1nQ0n Q2n+1Q1n+1Q0n+11 0 0 0 0 0 12 0 0 1 0 1 03 0 1 0 0 1 14 0 1 1 1 0 05
9、 1 0 0 1 0 16 1 0 1 0 0 0求驱动方程Q2nQ1nQ0n00 01 11 1001选用 D触发器11 Q2n+1=Q1nQ0n+Q2nQ0n11Q2nQ1nQ0n00 01 11 1001=D2Q1n+1=Q1nQ0n+Q2nQ1nQ0n =D1111Q2nQ1nQ0n00 01 11 1001Q0n+1=Q0n=D0电路图Q1n+1=Q1nQ0n+Q2nQ1nQ0nD1=D0=Q0n+1=Q0nQ2n+1=Q1nQ0n+Q2nQ0nD2=D2CPQ2Q2RDRDCPD1CPQ1Q1RD D0CPQ0Q0RD. . .&11.&11检查能否自启动Q2Q1Q01101111
10、00000 001 010011100101110 111 可以自启动Q1n+1=Q1nQ0n+Q2nQ1nQ0nD1=D0=Q0n+1=Q0nQ2n+1=Q1nQ0n+Q2nQ0nD2=选用 JK 触发器 方法一：由激励表求驱动方程Q2nQ1nQ0n Q2n+1Q1n+1Q0n+1 J2 K2 J1 K1 J0 K00 0 0 0 0 10 0 1 0 1 00 1 0 0 1 10 1 1 1 0 01 0 0 1 0 11 0 1 0 0 00 0 1 0 1 10 0 1 1 1 1 0 0 1 1 0 11Q2nQ1nQ0n00 01 11 1001J2=Q1nQ0n1Q2nQ1nQ
11、0n00 01 11 1001K2=Q0n同理J1=Q2nQ0nK1=Q0nJ0=K0=1方法二： 直接从次态求驱动方程Q2nQ1nQ0n00 01 11 100111 Q2n+1=Q2nQ1nQ0n+Q2nQ0nJ2=Q1nQ0n K2=Q0n11Q2nQ1nQ0n00 01 11 1001Q1n+1=Q1nQ0n+Q2nQ1nQ0nJ1=Q2nQ0n K1=Q0n111Q2nQ1nQ0n00 01 11 1001Q0n+1=Q0nJ0=K1=1检查能否自启动检查能否自启动000 001 010011100101111 110其结果与方法一相同【例 2】 X为控制端，求一个五状态加为控制端，
12、求一个五状态加 1、加、加 2计数器。计数器。分析：X=0时，计数顺序：时，计数顺序： 012340X=1时，计数顺序：时，计数顺序： 02413012304状态图0 0000111111004433221XQn 0 101234状态表12304状态图0 000011111XQn 0 1000 001 010001 010 011010 011 100011 100 000100 000 001Qn+1Qn+1XQ 0n+11 0 0 10 X X X0 1 0 01 X X XQ1nQ2nQ0n0001111000 01 11 10【例 1】 设计一个二进制序列检查器，要求当输入连续出 现三
13、个 “1”或三个以上 “1”时，电路输出为 “1”，否则输出为 “0”。S0 初态或序列失败后的状态S1X 出现一个 “1”后的状态S2X 连续出现两个 “1”后的状态0/0 S0 S11/00/0 S21/00/01/1【例 2】 设计一个串行数据检测器。其输入是与时钟同步的串行数据 X， 其输出是 Z。 仅当输入出现11100序列时，输出才为 1，否则输出为 0。设定状态S0 初态或序列失败后的状态S1X 出现一个 “1”后的状态S2X 连续出现两个 “1”后的状态S3X 连续出现三个 “1”后的状态S4X 出现三个 “1110”后的状态S5X 出现三个 “11100”，序列成功后的状态检
14、测过程中只需记忆 6个状态。状态图 X/Z 0/0 S0 S11/00/0 S21/00/0S31/01/0S4 0/0S5 0/11/00/0 1/0状态化简S0与 S5可以合并为一个状态0/0 S0 S11/00/0 S21/00/0S31/01/0S4 0/01/00/1状态化简：n状态化简目的：状态化简目的： 减少触发器的数量减少触发器的数量n化简的原理：化简的原理： 状态等效状态等效 ,就可以化简就可以化简n状态等价的条件状态等价的条件： 两状态输入相同时，它的次态相等，且输出也相等；0/0 S0 S11/00/0 S21/00/0S31/01/0S4 0/01/00/1状 态 Q2Q1Q0S0 0 0 0S1 0 0 1S2 0 1 0S3 0 1 1S4 1 0 0状态分配自然态序编码0/0 000 0011/00/0 0101/00/00111/01/0100 0/01/00/1
