1、数字电子技术课程设计-简易电话机姓名：陈志豪 班级：电信 1208 班学号：120900812桌号：36 号目录第一章设计指标 . 设计指标 第二章 系统概述 . 2.1 设计思想 2.2 可行性论证 . 2.3 各功能的组成 2.4 总体工作过程 第三章 单元电路设计与分析 .3.1 各单元电路的选择 3.2 设计及工作原理分析 第四章 电路的组构与调试 . 4.1 遇到的主要问题 4.2 现象记录及原因分析 . 4.3 解决措施及效果 4.4 功能的测试方法、步骤、设备、记录的数据 第五章 结束语 .5.1 对设计题目的结论性意见及进一步改进的意向说明 5.2 总结设计的收获与体会 . 附
2、图(电路图、电路总图) 参考文献 一、设计指标采用 FPGA 设计按键阵列扫描和发光二极管点阵控制显示电路。当按下按键后，发光二极管显示当前按键值并且保持到下一个输入。二、系统概述 设计思想： 用扫描电路对按键进行扫描，检测到低电平的时候，对此时的状态进行锁存，对状态机的编码进行解码，从而生成信号发送到 lce 点阵产生数字与符号。同时，用锁存的内容发送到另一个 rom 进行选择，来控制蜂鸣器产生声音，用使能端控制蜂鸣器只在按下的时候响起。 可行性论证： 用 74194 可以做寄存器, 该设计方案在理论上是可行的。按键扫描部分由状态机A 提供各个扫描信号，用 ROM 实现代码转换功能，发光二极
3、管点阵显示电路由 3 位二进制数控制行扫描信号，同时控制列显示码同步循环输出，即可显示预设的字符。各功能的组成： 根据按键阵列的判断原理，可采用一个计数器产生按键编码信号。计数器的脉冲周期等于按键的扫描时间，计数器的模 M 大于等于被扫描的按键数 N。本设计要求判断 12 个按键的阵列，所以可采用 4 位二进制计数器产生按键扫描码。计数器输出控制译码器产生列扫描信号 Y0Y3，并控制数据选择器选择行线电平 Xi。当被扫描的按键闭合时，选择器的输出信号控制寄存器保存计数器当前的键码状态，同时封锁计数器停止键扫描，以避免其他按键闭合时产生的影响。发光二极管点阵电路采用 3 位二进制计数器译码后扫描
4、控制其行（列）信号ROWi（Cj ） ，同时控制列（行）显示码同步循环输出。所以，必须设计一个译码逻辑元件，根据寄存器保存的按键编码输出键符显示列（行）控制码。键符显示译码器可采用 AHDL 真值表方式、组合逻辑器件或只读存储器 ROM 来实现。 总体工作过程： 1.按键编码 计数器 A 输出 4 位二进制码 Q3Q0，每组码通过译码器 A 产生一列低电平有效的列信号，同时通过数据选择器选中一个行线信号判断连接该列、该行的按键状态。当数据选择器输出低电平时，表示被扫描键闭合。所以，计数器输出的二进制码与阵列中的按键一一对应。显然，按键的编码位序与计数器的输出控制有关。若计数器的高两位输出 Q3
5、、Q2 控制选择信号 B1 和 B0，低两位输出 Q1、Q0 控制译码信号 A1 和 A0，则计数器输出为“0001”时，Y0 为低电平，选择输出 X1 的状态，扫描按键 S2。因此， “0001”为 S2 的键码。 2.键符显示码存储 由于 ROM 的数据输出控制点阵的列信号 C1C8，因此 ROM 中每个存储单元的数据就是一行列控制码，每位数据控制一列。一个显示符的 8 行控制需要 8个单元的列码数据，12 个不同的键符显示需要 96 个存储单元，这样显示译码存储器至少需要 7 位地址。如果 ROM 的高 4 位地址 A6A3 由键码 Q3Q0 控制，低 3 位地址 A2A0 由行扫描计数
6、器 B 控制，每个显示符的 8 行列控制码被存放在以键码划分块的连续 8 个存储单元中。 建立存储数据文件时要注意数据位序与点阵序列的关系以及存储单元低 3 位地址与点阵行序的关系。比如，若存储器的数据输出 D7D0 依序控制 C1C8，则数据码从高至低位分别对应点阵显示器的从左至右列。如果状态机 B 的输出与译码器 B 的输入及存储器低 3 位地址的位序对应相同，当译码器 B 的输出Y0Y7 依序控制 ROW1ROW8 时，每个字符码的 8 个存储单元从低地址到高地址分别对应点阵显示器从上至下各行。3、按键声音 要制作按键声音，首先要解决的问题就是找一个能够产生固定频率的源，在这里很容易实现
7、，我们使用一个 10M 的晶振，当其接上适当的电路之后，其将发出恒定的振荡波形。 有了 10M 的信号源之后，怎样才能使其变成驱动蜂鸣器发出我们需要的声音的信号，这里我们使用分频器来实现 为了发出不同音名的音，用计数器来实现分频器要常常改变分频系数，这里我们选用一个模可变的计数器来完成这个功能。 为了实现音乐播放的连续性，我们把乐谱存储到 ROM 中，播放电路的通取 ROM 中的内容经过特殊的解码操作便可以得到我们需要的计数器分频系数。分频后便是我们需要的驱动蜂鸣器的信号电路框图：6 三：电路总图 电路总图: PIN_51 VCRK1 INPUTPIN_52 VCRK2 INPUTPIN_53
8、 VCRK3 INPUTPIN_5 VCResetPin INPUTPIN_1LEDOUTPUTPIN_98ACOMOUTPUTPIN_2LED2OUTPUTPIN_41DE1OUTPUTPIN_42DE2OUTPUTPIN_47DE3OUTPUTPIN_3Seg_aOUTPUTPIN_34Seg_bOUTPUTPIN_35Seg_cOUTPUTPIN_36Seg_dOUTPUTPIN_37Seg_eOUTPUTPIN_38Seg_fOUTPUTPIN_39Seg_gOUTPUTABC3C2C1C0GNY74153Minst1GNDdataclkqSigStinst1up counterclo
9、ckclk_en q4.0lpm_counter0inst10MHZ 1MHZ10KHZ10KHZ1KHZ10HZ10HZ1HZDvidFrqinst7BCD TO 7SEGACDBRBINBINLTNOCOEODOFOGOBOARBON748inst10data_in30 abcdTranslationinst21In1In2In3In4CLKOut1Out2Out3Out4Lineinst2SHIFT REG.ASRSISLSIES0BCDHGCLRNCLKFS1QDQCQHQAQBQEQFQG74198inst23 SHIFT REG.ASRSISLSIES0BCDHGCLRNCLKFS
10、1QDQCQHQAQBQEQFQG74198inst24SHIFT REG.ASRSISLSIES0BCDHGCLRNCLKFS1QDQCQHQAQBQEQFQG74198inst25 SHIFT REG.ASRSISLSIES0BCDHGCLRNCLKFS1QDQCQHQAQBQEQFQG74198inst26NOTinst27DE1DE2DE3SegA_1SegA_2SegA_3SegA_4SegA_5SegA_6SegB_1SegB_2SegB_3SegB_4SegB_5SegB_6SegC_1SegC_2SegC_3SegC_4SegC_5SegC_6SegD_1SegD_2SegD_
11、3SegD_4SegD_5SegD_6OUT_AOUT_BOUT_COUT_DDynamicShowinst30Down SVCq4q3VCDownRK1RK2RK3GNDGNDVCCq401KHZDownVCq0q1q2RK1RK2RK31KHZVCVCq0q1q3q4Downdata0data1data2data3data301KHZSReset ResetResetResetS SSSResetVCVCGND GNDVC VCGNDdata_adata_bdata_cdata_dGNDGNDGNDGNDA1A2A3A4A5A6B1B2B3B4B5B6D1D2D3D4D5D6C6C5C4C
12、3C1C2DE1DE2DE3A1A2A3A4A5A6B1B2B3B4B5B6C1C2C3C4C5C6D1D2D3D4D5D6BCD_BBCD_CBCD_DBCD_Adata_ddata_adata_bdata_cBCD_ABCD_BBCD_CBCD_DGND单元电路设计与分析 编码转换电路：分频器 分频器提供固定的频率输出，用以控制整个电子系统的时钟。分频器由 7 片二五十进制计数器 7490 组合完成，每级为十分频，共输出 10MHZ1HZ 共 8档频率信号，输入为 FPGA 的石英晶振提供的 10MHZ数据选择器 数据采选择器用双片集成 4 选 1 数据选择器 74153，但只使用其中一片
13、。7 段显示器译码器的连接时就按正常的连接方式使用，输入为状态机 B 的三个输出信号，输出为点阵显示器的行选择信号。电路的组构与调试 1.分频器 分频器提供固定的频率输出，用以控制整个电子系统的时钟。分频器由 7 片二五十进制计数器 7490 组合完成，每级为十分频，共输出 10MHZ1HZ 共 8档频率信号，输入为 FPGA 的石英晶振提供的 10MHZ 的频率。 2.状态机 整个系统共包含 2 个状态机，即计数器，由 1 片 16 进制计数器 74161 构成。状态机 A 用于按键阵列选择，状态机 B 提供行扫描的频率。 3.寄存器 寄存器用来保存由按键阵列选择的存储器地址的高 4 位，由
14、 8 位锁存器 74377构成。 4.显示码存储器 存储器由自行设计的 128*ROM 构成，每个单元存 8 位，共 8 根输出数据线。 5.数据选择器 数据选择选用双片集成 4 选 1 数据选择器 73153，用于选择按键阵列的行信号。6.译码器 译码器采用 38 线译码器 74138，配合状态机实现逐行扫描功能。 7.rom Rom 根据需要而设定，其地址由状态机锁存信号提供，其值为控制端输入信号。四.电路的组构与调试4.1 遇到的主要问题显示的数字有时候出不来或者是向右移。4.2 现象记录及原因分析怀疑是移位寄存器出了问题，就进行不断地调试，发现要不仅要改动移位寄存器的功能，还需要改动输
15、出结果。4.3 解决措施及效果 对移位寄存器进行了一些修改，还有一些引脚编号的修改4.4 功能的测试方法、步骤、设备、记录的数据功能具体就实现了。第五章 结束语电路调试过程中还是出了不少问题的。但经过与同学交流与老师帮助还是能顺利解决的。通过本次学习，加深了我对数字电子技术的了解，理论与实践的结合者一环节显示十分重要。并且学会了 quartarz 2 的实际应用，相信着会对自己今后工作实习有着极大的帮助。对于 lp2900 的实验板也是比较的熟悉了，这次，我学会了使用其中的模块编辑功能和电路波形仿真功能，这两个功能还是很实用的。组合在一起可以为我以后的学习上所用。参考文献 1 基于 FPGA 的数字电路系统设计 崔葛瑾 沈利芳 李伟民编著 西安电子科技大学出版社 2. 数字电路及系统设计 赵曙光 刘玉英 崔葛瑾编著 高等教育出版社六、附录（常用器件功能表）常用计数器 74161 3 到 8 的译码器 74138 74194 移位寄存器
