1、1,第一章 数字电路基础,2,1 数字电路的基本,数字电路，通常是组合数字IC构成的。而今天构成数字IC的主流是使用双极晶体管的TTL型IC以及使用MOS FET的CMOS型IC。,3,1.1 阀电平和H,L实际的数字IC就是处理电压高或低这种二值状态的器件。如图所示，设置某电压如果信号电压比该电压高就为H,低就为L，而且完全忽视H和L范围内的信号电位的差异。,4,这样得到的信号在严格的意义上称为数字信号。另外，设定的电压值称为阀电平(threshold level)。,5,数字信号具有抗来自外部的干扰和不确定性的特性，也就是说具有耐噪声这一特点。即使带有某种程度的噪声，信息也不会丢失。如果模
2、拟信号带有这样的噪声就不可能还原，就会丢失掉大量原来的信息。,6,阀电平的值并不是任意取的，而是取决于当时使用的数字电路的元件特性。在设计数字电路时，必须预先了解该值是多少。另外，阀电平在实际的元件中不是一个值，要具有某种幅度。现在设某元件的输出高电平约4.8V，低电平约0.2V，其阀电平为1.41.2V。,7,在传送该元件的输出信号后，作为输入信号传送给同样特性的元件时，高电平即使下降到1.4V，也作为高电平处理，低电平即使上升到1.2V，也作为低电平处理。也就是说，对于H有4.8V-1.4V=3.4V、对于L有1.2V-0.2V=1.0V的余地。 就是说，即使增加了噪声，若是在这个范围变动
3、，高电平和低电平也完全可以分离。称这个范围为噪声容限。,8,例题1.1 试由阀电平为2.0V0.1V,1.8V0.15V，2.3V0.1V，2.2V0.2V，1.6V0.05V的五个元件组成的数字电路。当高和低的输出电平分别为5V，0.2V时，高电平侧和低电平侧的噪声容限分别是多少？,9,1.2 数字IC的实现下面就如下的图片进行分析,10,现在，把输入都设为H，两个二极管也就都为截止，所以在晶体管的基极上有足够的电流，处于饱和状态，因而输出变为L。 如果输入的其中一个为L，那么其L侧的二极管就为导通，电流通过Rb从二极管流出。结果是晶体管的基极-发射极间的电位差几乎为0V，基极电流为零，晶体
4、管就处于截止状态(OFF)。因而在这种情况下，输出是H。即使两个输入都是L也是同样的。,11,但是，这个电路实际应用时有不方便之处，就是输入H和L边界，即这个电路的阀电平与低电平相同，为0V。这是因为晶体管的基极-发射极间存在与二极管相同的正向电压下降，晶体管的基极有无电流的临界条件是输入电压为0V，也就是说，输入电压即使比0V稍高点，基极-发射极间的电位差也要比Vbe大，基极电流流动，晶体管为导通。,12,因为希望阀电平尽量处于高电平和低电平之间，所以必须要从0V开始提高电平。 要提高阀电平，只要提高使晶体管基极有电流的电压就可以。因此不能改变晶体管本身基极-发射极间的电压降，我们采用串联的
5、接入两只二极管。,13,这样，如果使基极有电流流动，就必须施加二极管正向压降分量的高电压。也就是说等效地使晶体管基极电流开始流动的电压提高。一只二极管正向电压Vdf大体上是0.65V，因此阀电平约为1.3V。,14,电阻Rg有两个作用。没有电阻的电路，晶体管截止时，通过基极-集电极结，向基极流进的反向漏电流，由于输入侧被二极管封闭，没有了去向，最终就会从基极流经发射极。这个基极电流被扩大Hfe倍，成为集电极电流，使输出的高电平下降，这也是耐压下降的原因。这种电流称为发射极接地的基极开路集电极截止电流Iceo。,15,因为Vcc是5V耐压下降，并不是重大故障，但是高电平下降成为问题。如果高电平下
6、降到阀电平以下，电路就会误操作，不能发挥电路功能。因此，在基极-发射极间接入电阻，漏电流就会通过电阻流入接地极，因此通过基极电流流通，就可以预防高电平低下。这个电阻的电压降不至使晶体管基极电压提高到使基极导通。例如，即使是10UA的漏电流，基极电压也仅仅上升0.05V，晶体管完全处于截止状态。,16,电阻的另一个作用是提高电路的工作速度。当输入都为H时，晶体管中的电流通过电阻Rb就可以畅通无阻，处于导通状态。因此，在基极-集电极结积存过剩电荷，呈饱和状态，同时确保晶体管导通的安全性。当输入的任何一方或者双方都急剧变为L，晶体管将由导通变为截止，因此要考虑输出由L变化到H的情况。这是，流入基极的
7、电流为0mA。,17,但在基极-集电极结积存的电荷Q直到没有为止，晶体管都将保持导通状态。也就是说，只要电荷不被集电极电流完全消耗掉，晶体管就不会处于截止状态。因此，虽然输入为L之后，输出就为H，但是会增加相应的滞后。如果基极接入电阻，基极就会由这个电阻接地，即使基极输入侧的二极管处于截止，积存于基极-集电极结的电荷也可以直接从基极放电。,18,设积存的过剩电荷为Q，并在ts时间内消失，那么放电电流的平均值为Idis=Q/ts 这个电流Idis在无电阻的情况下，由于从基极侧无处流动，因而就完全原封不动地成为了基极电流Ib，结果在晶体管的集电极中流动与Idis会合的电流，即 Ic=Idis+Hf
8、e*Ib=(1+Hfe)*Idis=(1+Hfe)*(Q/tsn) ,19,这里的tsn是无电阻情况的放电时间。如果安装了电阻，放电电流Idis就分流给电阻。假设Idis全部都分流给电阻，其结果产生的电压降不如在晶体管的基极电路里流动的那样大，集电极电流就仅为放电电流Idis，则 Ic=Idis=Q/tse ,20,这里，tse是安装电阻情况下的放电时间。集电极电流Ic取决于负载电路，有无电阻都是同样的值。因此，设这两个式子的Ic相等，即=，就得到tsn=(1+Hfe)*tse 由此可知，没有安装电阻时，是安装电阻时的(1+Hfe)倍的时间，使基极-集电极结的过剩电荷放电。,21,1.3 TT
9、L IC的特性,N-TTL、S-TTL、LS-TTL、AS-TTL、ALS-TTL、F-TTL等TTL系列都使用+5V的电源电压(VCC)工作。TTL整个系列的高电平、低电平和阀电平，输入输出的电流方向和大小基本相同。,22,N-TTL阀电平在常温(+25)下，以1.3V为中心，0.61.5V左右；LS-TTL是以1V为中心，0.81.1V左右，有一定幅度；S-TTL阀电平比LS-TTL整个都高。 TTL阀电平是利用晶体管基极-发射极电压降Vbe设计的，由于Vbe随着温度的变化有大幅度变化，引起上面阀电平变动。每个IC也多少有点离散偏差，阀电平的范围很有可能再扩大0.05V左右。,23,TTL
10、一般推荐电源电压为4.75V5.25V。不过温度即使已定，电源电压还在这个范围内变动，阀电平仍然要变化。 TTL的阀电平和输入输出电平如下表所示,24,该输入阀电平和输出电平的差，即VOH min- VIH min和VIL max- VOL max是对噪声留存的余量，叫做噪声容限。 TTL设定了阀电平和输出电平，所以即使输入了多少有些接近的电平信号，通过TTL电路，输出也可使电平再生。因此，多少级连接TTL都能稳定的工作。,另外TTL由于输出阻抗低，噪声难以乘机而入，就是失去不太大的噪声容限，也形成了耐噪声结构。尤其是低电平，因为晶体管处于饱和状态，仅有0.3V的噪声容限，即使这样，只要不把输
11、出信号线拉得太长，就是稳定的。 但是，关于这个低电平，如果不注意在几个IC间的接地电位差，0.3V的容限马上就会被消耗掉。,26,例题 1.2 根据上表，求出N-TTL、S-TTL、LS-TTL的噪声容限。,27,1.4 扇出,构成数字电路时，需要多级连接TTL。这时的问题是在一个TTL上能够连接几个TTL，也就是说，用一个TTL可以驱动几个TTL。这种在一个电路上连接几个相同的电路称为扇出，可以连接的数量称为扇出数。扇出数取决于连接的前后电路的输入输出电流。,28,前面涉及了保证高电平、低电平的TTL额定值标准的输入输出电流，概括起来如下表所以。例如，N-TTL同系列连接时，低电平的输出流入
12、电流(输出Sink电流)IOL是16mA，低电平输入电流(输入source电流)IIL是1.6mA；,29,而高电平的输出流出电流IOH是0.4mA，高电平的输入电流IIH是40UA，则扇出数为IOL/IIL和IOH/IIH两式中的小值。 这种情况下，由于是16/1.6=10和400/40=10等值，则扇出数为10。,30,TTL系列六种同类连接时的低电平扇出数如下表所示：,31,当TTL输出低电平时，电流是由负载侧流入驱动侧；高电平时，流向相反。但是，低电平的电流IOL比高电平的电流IOH大很多。 所以，可以说作为整个电路，IOL是主要的电流方向。这样，电流从负载侧流入驱动侧，这种将低电平信
13、息传送到负载侧的连接负载称为源极负载。TTL连接负载的一个大的特点就是源极负载。,32,例1.3 LS-TTL可以驱动几个N-TTL？试求扇出数。,33,TTL所消耗电流和消耗功率如下表所示,34,ICCL与ICCH的平均值，也就是平均消耗电流为ICC=(ICCL+ICCH)/2时，求出整个ICC的总和，就可以计算出电源容量。从上表可以看出，LS-TTL、ALS-TTL耗电量非常小，相比之下，S-TTL速度快，所以其耗电量是LS-TTL的近十倍。,35,例1.4 使用容纳四个基本门的五个N-TTL、两个S-TTL、十个LS-TTL的基本电路，计算其电源容量是多少？,36,1.5 转换特性,在T
14、TL中，当对于输出，输入变化时，如前所述的那样，伴随着滞后，用传送延迟时间表示。 输入波形准确地稳定在高电平或者低电平上之后，测定输出波形设定的高电平、低电平的区间，由该值给予传送延迟时间。,37,这时，输出从高电平到低电平的传送延迟时间用tpdHL、从低电平到高电平的传送延迟时间用tpdLH表示。在实际应用中，即使输入波形、输出波形各自是在超过高电平中间点与低电平所测定的值，也可以很好地表示实际系统的工作。,38,但是，这种方法虽然表现简单，设计上最好不使用，因为在设计上这个测定值不能取得容限，有发生错误工作的危险。中间点的电压值，N-TTL和S-TTL是1.5V，LS-TTL以下的是1.3
15、V左右。,39,TTL的tpdHL和tpdLH的标准值和最大值如下表所以：,40,由表可知N-TTL与LS-TTL基本相同，与它们相比，S-TTL、AS-TTL、F-TTL值就非常小。这些是将上表的电容量和电阻作为负载，像下图那样连接条件下测定的。,41,传送延迟时间依赖负载值，而实际上，TTL因为输出阻抗低，并不怎么因负载影响传送延迟时间。 设计电路时，如果定义tpdHL和tpdLH的平均值，即平均传送延迟时间tpd=(tpdHL+tpdLH)/2，就可以用tpd*N计算N级TTL串联连接的电路信号滞后。 因此，传送延迟时间是决定电路工作速度的重要因素。,42,上所述，tpdLH的大部分起因
16、于输出晶体管等的过剩电荷不马上为0，另一方面tpdHL是由TTL内外电容充电需要时间和晶体管、二极管本身工作滞后引起的。一般tpdHL值比tpdLH值小。 另外，当输入侧连接很多端口时，由于其输入二极管或者多发射极晶体管的基极-发射极间反方向电容充电，就增加了一些延迟。因此输入端数多的电路tpdLH有些增大。,43,例 1.5 N-TTL为3级，S-TTL为2级，LS-TTL为6级，求连接电路的平均传送延迟时间为多少？,44,1.6 CMOS IC的基础,1.6.1 MOS FET的原理 在N型半导体的基材，从外部安装门极，该电极由P型半导体构成，在该处加电压。于是，与该处产生的电场强度基本成
17、比例地N型半导体的载流子(N型半导体的电子)由电极一侧向中央聚集(靠近)，形成耗尽层。 结果载存在的、被称为沟道的部分的宽度，受到门电压的控制。,45,因此，由于改变了沟道的多数载沟(电子)的电导率(即沟道的电阻值)，所以设置在沟道两端的电极，即漏极(D)和源极(S)间的电流(称漏极电流)在同一电位差VDS之下发生变化，因此，漏极电流受到门电压制约。 这样可以看作，FET基本上是电压控制的可变电阻元件。,46,MOS FET分为N型半导体用于沟道的N沟道MOS(NMOS)和P型半导体用于沟道的P沟道MOS(PMOS).前者电子为载流子，后者空穴为载流子。 NMOS和PMOS只是载流子不同，工作
18、原理完全相同。NMOS对于源极(信号源)是在电平高(H)时通过。,47,利用MOS FET的数字IC制作初期，因为制造容易，专门使用PMOS。但是，PMOS由于载流子为空穴，和电子相比，迁移率低，因此工作速度缓慢。 所以现在速度更快的NMOS和CMOS都多用于数字IC中。,48,1.6.2 CMOS的基本电路,CMOS是在同一芯片上由PMOS和NMOS构成的，基本电路如下图所示。,49,上面是PMOS，下面是NMOS。当输入为H时，PMOS截止，NMOS导通，输出为L；相反，当输入为L时，PMOS导通，NMOS截止，输出为H。 因此，CMOS可以由非常简单的电路构成基本电路。,50,另外静态时
19、，相对的NMOS或PMOS单方必然处于断路状态，所以电流不流动。输入方向门极施加电压，达到电场效应，所以门电流基本不流动。 由此，CMOS和TTL相比，是一个耗电非常小的电路，可以说这是CMOS的一大特征。,51,在CMOS中，NMOS和PMOS的门输入被绝缘，所以输入阻抗非常高，因此输入转变为H或L时，只有很微笑的电流流动。而且用这个电流进行充电和放电，控制沟道。 如下图所示，这是和电容器等效放电相同。,52,这个充放电电流是前一级的CMOS导通一端的MOS提供，为CR充放电特性。因而CMOS和TTL等相比较，工作速度一般滞后。,53,CMOS的输入电平从原理上讲，H时为电源电压VDD，L时
20、为0V，阀电平为其中间的VDD/2。为了使NMOS和PMOS可以作为上述的负载电阻使用，即使导通状态下也要显示电阻值。这种电阻称为导通电阻，由于测定的电压不同而不同，而一般的CMOS在输出端用1.5V的话，电阻值在500欧左右。 为了使阀电平达到VDD/2，如下图所示，电源侧和接地侧的电阻值必须相同。,54,55,如果设MOS的导通电阻都相等，如下图所示，上侧和下侧为MOS为串联、并联，那么电阻值不相等。以NOR型电路为例，设法用MOS改变导通电阻值，阀电平不变。 也就是说，在制造工艺上，通过增加上端的MOS面积，减小电阻值，减小下端的MOS面积，增大电阻值，从而达到调整各MOS的导通电阻的目
21、的。,56,57,但是，即使调整了导通电阻，输入的状态也会导致输出电阻产生不当的变化。如一个输入高电平时和两个输入都是高电平时，即使输出同样为低电平，输出阻抗也不同。也就是说，仅一个输入高电平时，输出阻抗为R，两个输入高电平时，输出电阻为R/2。如果输出电阻不稳定，阀电平也不稳定。,58,当然也就难于作为数字器件使用。为此，可以增加安装缓冲器。安装缓冲器做到了稳定化，但也存在工作速度减慢的缺点。缓冲器不仅可以安装在输出侧，也可以安装在输入侧，使输入阀电平稳定。,59,MOS有锁存这个难解决的问题。这就是：如果加入比CMOS的电源电压VDD高的输入电压，芯片基材和PMOS或NMOS的一部分，作为
22、PNP和NPN的寄生晶体管工作，就会出现像晶闸管那样导通的现象。 一旦发生锁存，就会有数百毫安以上的电流流动，只要不切断电源，这种电流就持续不断的流动。,60,不过，这种现象发生在CMOS的内部电路没关系，由于晶闸管部分有大的电流流动，只出现发热，切断电源就恢复原来的状态。但是如果电源使用电池，则电池马上会消耗掉。,61,1.6.4 锁存和静电保护,CMOS有锁存这个难解决的问题。这就是：如果加入比CMOS的电源电压VDD高的输入电压，芯片基材和PMOS或NMOS的一部分，作为PNP和NPN的寄生晶体管工作，就会出现像晶闸管那样导通的现象。一旦发生锁存，就会有数百毫安以上的电流流动，只要不切断
23、电源，这种电流就持续不断的流动。,62,不过，这种现象发生在CMOS的内部电路没有关系，由于晶闸管部分有大的电流流动，只出现发热，切断电源就恢复原来的状态。但是，如果电源使用电池，则电池马上会消耗掉。 为了防止锁存，实用化的CMOS接入二极管，输出输入端的电压在电源和接地间的电位处，不形成晶闸管，输入超过某极限的电压时，就处于导通状态。,63,1.7 CMOS IC的特性,CMOS IC大致可以分为当初的CMOS独立系列(4000B/UB系列及4500B/UB系列)和与TTL之间具有互换性的高速系列(74HC/HCT、74AC/ACT系列等)。,64,1.7.1 阀电平和噪声容限,CMOS的电
24、源电压VDD的范围，在4000B/UB系列和4500B/UB系列中可以在318V这个大范围内使用(B表示安装有缓冲器，UB表示无缓冲器)。,65,另外，高速的74HC/HCT、74AC/ACT系列(HC表示阀电平为独自的CMOS，HCT表示具有和TTL相同的阀电平)考虑到和TTL的互换性，范围缩小为26V，即使这样也比TTL的4.755.25的电压范围大。,66,CMOS的阀电平值VTH取决于上侧PMOS和下侧NMOS的导通电阻之比，通常使两个MOS的电阻值相同，所以阀电平值基本居中，为VDD/2。 下表列出了4000B/UB、74HC/HCT、74AC/ACT系列的阀电平。由表可知，VIH和
25、VIL的值是以电源电压的中央值VDD/2为中心对称。为了74HCT和74ACT能与TTL IC混用，需要使输入的阀电平保持一致。,67,68,CMOS的输出电平和TTL不同，高电平输出电压VOH基本为电源电压VDD，低电平输出电压VOL接近0V。 也就是说，CMOS全都可以使用电源电压的范围。CMOS的电压电平不依赖温度，也是与TTL不同的地方，可以说这是一大特点。,69,阀电平和输出电平之差为噪声容限，噪声容限依赖电源电压VDD，电源电压高，噪声容限就大。CMOS和TTL相比噪声容限大，这是作为晶体管所期望的。 但是，由于输入阻抗非常高，噪声就容易乘虚而入。因而不能一概而论，只要噪声容限大就
26、比TTL耐噪声。,70,由于扩大噪声容限就提高了电源电压，耗电也就增大，这往往也就失去了CMOS不耗电这一大特点。所以全面评价噪声容限、耗电及工作速度等问题，才能区分数字系统构成的优劣。,71,1.7.2 耗电量和输入输出电流,CMOS的最大特征是耗电量非常低，静止状态时平均每个门耗电0.0006mW左右。这与LS-TTL是2mW、ALS-TTL是1mW相比真是太少了。 之所以耗电少，这是因为静止状态时，PMOS、NMOS都处于截止状态，仅有一点点漏电流流动，从整体上来看电流基本不流动。,72,但是，随着输入从高电平向低电平、从低电平向高电平变化的频率，即随着工作频率的变化，耗电也发生变化。这
27、是因为输入变化时，在中间状态PMOS和NMOS同时有导通之处，在这一状态存在电流流动。 另一个原因是工作时对负载容量充放电，而使电流流动。工作频率高耗电就大。,73,例如，工作频率为100KHZ，耗电量就上升0.04mW左右。相反，TTL因为经常有电流流动，所以在达到工作极限速度之前，基本上都与工作频率无关。,74,CMOS的输出电流IOH和IOL在下表列出。该值由于温度不同多少有些变化。另一方面，输入电流IIN最大也就是1UA，通常是0.000010.0001UA，非常小，所以可以取非常大的扇出数。 但是，扇出数取得大，负载电容就大，工作速度就会很慢。,75,例题1.7 用4000B/UB系
28、列的CMOS，可以驱动多少个LS-TTL。另外，讨论用74HC/HCT系列怎样？,76,1.7.3 转换特性,CMOS的传送延迟时间tpdLH和tpdHL在输入输出电平的50%处测定，作为转换特性和现实一致。CMOS的tpdLH和tpdHL基本相等，并且和使用的电源电压和连接负载容量有关。 74HC/HCT系列的转换特性得到了飞跃性改善，平均传送延迟时间tpd的最大值是23ns。,77,1.8 数字电路中的“1”和“0”及设计方法,1.8.1 数据和控制信号 数字电路中的信号，分为数据和控制信号。实际上，它们已浑然一体地工作着。然而设计电路时，需要明确区分和认识它们。 可以说这是模拟电路中没有
29、的，它是数字电路特有的思考方法。,78,数据如同文字，表示数值和符号。这里使用的“0”和“1”具有同样的重量，用这两个值表现1位的信息。 相反，控制信号是传送是否进行某工作的信号，用“1”表示工作，“0”表示什么也不做，也就是说表现静止不动或停止这样的状态。,79,数字电路分为数据和控制信号这两个系统的信号。根据情况有时也使用数据转换成控制信号、控制信号转变为数据的方法。,80,上图：(1)是数据经过某种处理仍然是数据的情况。 例如在计数器、移位寄存器和加法器里的数据，受到某种操作后，仍然是作数据处理。,81,(2)是控制信号经过各种处理后，仍然是作为控制信号使用的情况，例如取寄存器的信号与左
30、右移动的信号，在产生左移信号时，就要加工移动信号。在数字电路里，依靠这样的控制信号，控制着各种逻辑功能。 (3)是数据转变为控制信号的情况，数据满足了某种条件时，产生控制信号就相当于这种情况。,82,例如，在判断器中，数据“0”就为正，于是发出控制信号，或者由译码器根据数据，选择控制信号输出。 (4)是根据控制信号产生数据的情况。例如，给寄存器等施加复位或预置控制信号后，预置全“0”或特定的数值数据这种情况。,83,第二章 基本的数字IC,84,2.1 数字IC概要,数字IC可以根据其内部电路的工作原理分类，如下表所示：,85,构成数字电路的元件从继电器和真空管开始，发展到晶体管、IC。使用继
31、电器的场合开关速度基本上达不到1ms。当时，是通过真空管才可能获得1US的开关速度。 但是真空管工作电压高，电压摆动大，所以无论如何也指望不上它再提高速度。,86,当初，晶体管高速工作被看作非常勉强，但是作为开关的特性数字电路使用却是很理想。其随着制作方法的改进，很快就占领了数字电路元件的主流。,87,作为IC首先开发了DTL。这是因为在晶体管时代，逻辑功能由二极管构成，放大器和反相器继续使用晶体管电路，从而做成了连接它们的DTL电路。 数字IC的初期，除了DTL外，还开发了DCTL和RTL等几种电路方式。,88,DCTL如下图所以，以非常简单的电路构成。但是这个高电平是以基极-发射极间电压V
32、BE、低电平是以集电极饱和电压VCES给予。二者的电位差小，不耐噪声。 另外，晶体管导通时饱和严重，就存在提高不了工作速度的缺点。为了改进DCTL的高电平和低电平之差这个缺点和减轻饱和，还开发了基极放入串联电阻的RTL，其基本电路如下图所以。,89,但是这种RTL还存在负载引起噪声容限变动、工作速度提高不大、耗电格外大等缺点。,DCTL的基本电路构成,RTL的基本电路,90,DTL与DCTL、RTL不同，使用很稳定，作为初期的IC普及广泛，实际也大量用于计算机内部元件。 这种DTL还改善了工作速度、驱动能力等。所以迅速得到了大规模的应用。但仍存在工作速度较慢，时间滞后等问题。 ECL解决了这个
33、问题，在大型计算机上经常使用。,91,TTL高性能化主要有工作高速和功率消耗这两点改进。从该出发点，首先开发了使TTL耗电低的低功耗TTL(L-TTL)和高速化的高速TTL(H-TTL)。它们的电路构成如下图所示。 与N-TTL基本没有改变，只是试图提高L-TTL使用的电阻值，以达到低功耗化。与此相反，H-TTL降低了电阻值，电流流动量增大，实现了高速化。,92,降低TTL工作速度的最大原因是晶体管饱和时产生过剩电荷放电需要时间。为此采用了减轻饱和、降低过剩电荷的肖特基晶体管，S-TTL、LS-TTL就是这种工艺。,93,94,95,MOS IC的初期，从制造容易这方面出发，专门制造了PMOS
34、。随着半导体技术的进步，后采用工作电压低、工作速度快的NMOS。,96,97,2.2 门,2.2.1 单输入门 数字元件中，门是最基本的元件，有反相器、缓冲器、AND、OR、NAND、NOR等。其中单输入门有反相器、缓冲器。 反相器输入高电平时输出低电平，输入低电平时输出高电平。缓冲器输入高电平时输出高电平，输入低电平时输出低电平。,98,74系列的TTL和CMOS，以及4000/4500系列的单数入门由下表列出。 该表的IC是将6个反相器和缓冲器的电路容纳到一个部件里。主要的单输入门的内部电路如图的引脚连接示意图如下图。,99,100,101,TTL的缓冲器如下图,TTL的缓冲器(N17),
35、102,2.2.2两输入门,两输入门是两输入进行一些逻辑操作，然后输出，是逻辑门的主力。有NAND、NOR、AND、OR四种IC。 NAND最常用。TTL和CMOS的NAND门电路如下图所示。,103,TTL的NAND门电路(LS00),CMOS的NAND门电路(4011B、HC00),104,2.2.3 多输入门,三输入以上的门IC只是增加了输入门的端口，工作原理和电路结构基本与两输入相同。 三输入门是一个部件上容纳三个电路，四、五输入是容纳两个电路。,105,2.3 用于特别用途的门,2.3.1 开路集电极(开路漏极)输出 开路集电极输出门用于以下场合： (1)想以线“或”和AND连接这种
36、逻辑使用输出侧的场合； (2)总线的驱动等输出为共同的场合； (3)需要高电压电平的场合等。,106,首先，从(1)开始考虑。开路集电极输出如下图所示，直接连接输出端口，就可以使其工作。A和B双方输出高电平时，输出晶体管双方都为截止，所以集电极电流不流动。 因此，连接的输出电平也高。另一方面，A是高电平，B是低电平时，B的晶体管是导通，就导通电流，连接的输出电平就低。A,B双方都低时，电流只分流，连接的输出电平仍然低。,107,108,总结以上工作如下表所示，这是将连接点当作假想的元件考虑，用正逻辑考虑输出A,B和输出Y时，就会知道实质上是AND功能。这样，连接输出端口的同类就为AND功能，称
37、为AND连接。 将这种假想元件当作负逻辑，当然就为OR功能，这是称为线：“或”。让开路集电极输出门工作时，用户必须在外部负载电阻，该电阻值取决于连接的元件和设定的电压电平。,109,图腾柱输出电路里不能直接连接输出端同类。图腾柱输出电路输出高电平时，下侧的输出晶体管是截止，而上侧的射极跟随器是处于有缘状态。,110,因此，如果输出端同类连接，输出低电平时，那里从高电平的元件有大量的电流流进。于是，输出电压电平不仅不稳定，也有元件本身被破坏掉的危险。 相反，在开路集电极输出上，输出晶体管的集电极被开放，输出高时，哪一个也不供给电流，因此就不会发生图腾柱输出电流那样的问题。,111,如上所述，直接
38、连接输出端可以做成AND和OR连接功能。这对于节约元件和构成电流都非常有利。这样连接不仅有节约元件的原因，在数字电路里也是由于不得不使用AND连接和线“或”。 在计算机系统中一根信号线上连接多个输出，共享时间各自独立地利用信号线进行信号的传递。把这种信号线称为总线。,112,一般，总线的驱动多是作为噪声对策，流动大电流，以低阻抗进行。为此，需要大电流流动的元件。开路集电极输出门，如下表所示，输出电流较多，它们用于总线。,113,2.3.2 施密特触发器,由总线从远距离传送来的信号有时带有很多噪声，接收到这样的信号时，需要准确无误地处理信号。 例如高电平信号夹带着噪声时，信号的一部分就有可能切断
39、元件的阀电平，这是信号的一部分就被判断为低电平。,114,当然，就是低电平信号情况也同样如此。为了准确无误地处理这种夹带噪声的信号，使阀电平具有滞后特性是非常奏效的。 所谓滞后特性，阀电平信号从低电平到高电平变化时和从高电平到低电平变化时移动，具有一种滞后特性。TTL电路构成的施密特触发器如下图所示。,115,116,当Tr1基极电压为低电平时，Tr1为截止，Tr1集极电压高，也就是说，Tr2基极-发射极间加总线电压，Tr2为导通。因此，Tr2集电极电压降为低电平。 另一方面，Tr1基极电压为高电平时，Tr1为导通，Tr2基极-发射极间电压小，所以Tr2为截止。因此，这是Tr2的集电极电压为高
40、电平。,117,这里试思考Tr1基极电压从低电平到高电平渐渐升高的情况。Tr1从断路状态到有源状态是在Tr1基极-发射极间的正的偏置电压发生时，这是Tr1基极电压比发射极电压高的情况。 这个C点电压从上图可知为Ve=R3/(R2+R3)*(VCC-Vces),118,这里VCC表示电源电压，Vces表示Tr2的集电极-发射极间饱和电位差。因此，Tr1电平电压由低电平上升，超过Ve时，Tr1渐渐进入有源状态。 于是，Tr1和Tr2之间形成正反馈。不久，Tr1和Tr2的导通、截止反转。从高电平低电平下降时也同样，这种情况C点的电压由上图可知为Ve=R3/(R1+R3)*(VCC-Vces),119
41、,因此, Tr1基极电压从Ve开始转低，这时Tr1截止，Tr2导通。所以当R1R2时，VeVe，就可以使阀电平具有滞后特性。 施密特触发器夹带噪声信号的波形整形的同时，还有另一个利用领域，这就是处理慢慢变化的信号。TTL在阀电平附近内部的晶体管处于有源状态，具有非常高效的放大作用。,120,普通的TTL在处理缓慢变化的信号时，由于慢慢穿过阀电平附近，所以在IC内部由于配线和元件间的静电，电磁的耦合引起正反馈，有非常不稳定的危险，甚至有可能引起振荡。 这时如果使用施密特触发器，即使阀电平缓慢穿过，也会由于阀电平移动，缓和不稳定状态，控制振荡。,121,2.3.3 三态输出,总线的连接用门使用开路
42、集电极输出。开路集电极输出是在总线从高电平到低电平驱动时，其驱动门的输出晶体管处于导通状态，所以可以高速工作。从低电平变化到高电平时，因负载电阻而提高。,122,所以无论如何，工作速度即TpdLH变大，特别是总线长或负载多时，负载容量就大，所以TpdLH就变大。 因此，作为解决它的方法开发了三态输出。三态输出是加在普通门的高电平和低电平输出上，具有其他地方没有的高阻抗的状态门。,123,三态门输出电路实际上使用图腾柱输出，通过它缩小TpdLH。用于总线使用开路集电极输出门的情况，一般是低电平为主体，以负逻辑使用。而三态门是图腾柱输出，原则上正逻辑、负逻辑都可以使用。 但是三态门信号总线连到印刷
43、基板的外部时，为了稳定噪声，还是多使用以低电平为主体的负逻辑。,124,三态门的符号如下图所示，控制信号是“1”时，同普通的缓冲器功能一样；另一方面，控制信号是“0”时，输出Y是高阻抗Z。,125,2.4 触发器,2.4.1 触发器的基本原理前面的门电路如果给予输入端的“1”、“0”，与此相对应的工作滞后滞后，就惟一地决定了输出。 也就是说，输入为A,B,C.，输出为X时，就可以以X=f(A,B,C)这样的形式描述。这样的电路一般称组合电路。,126,组合电路里经过了电路具有的某延迟时间以上，只从输入条件就可以得出输出，电路按照逻辑式工作。 与这种电路不同，表示输出的逻辑式f中自己的输出X本身
44、作为逻辑变量所包含的电路会怎样呢？这是指组合的电路输出向输入反馈的电路。,127,其最简单的形式如下图所示，把反相器的输出直接连接到输入侧。该电路输入为“1”时，输出是“0”，这个输出“0”反馈，使输入为“0”。于是输入是“0”，输出移动是“1”。结果，输出以这个反相器延迟时间2倍的周期，在“1”和“0”之间相互来回振荡。,128,这样，时刻t+1时的输出Xt+1,根据包括在t时的输出Xt+1的输入条件，Xt+1=f(Xt,A,B)这样决定的电路，称为时序电路。只是由于电路上升时间tr与延迟时间td基本相等，所以通常按照原理不振荡。,129,按原理工作时必须使延迟时间增大，需要连接3级反相器。
45、这样的电路称为逻辑振荡器，用于测定电路实质性的延迟时间，连接奇数个反相器都是同样的工作。 当连接偶数反相器时，如下图所示。这个电路的两个反相器是作为从正逻辑到负逻辑、从负逻辑转换为正逻辑的反相器功能使用。,130,因此，左端是“1”时，电路内的节点全部为“1”。左端是“0”时，节点全部为“0”，存在两个稳定的状态。 这样两个稳定状态的电路，利用稳定状态输出的“1”或“0”，可以存储二者择一的信息。这种电路一般称为触发器。,131,2.4.2 RS触发器,上图所示的触发器有两个稳定状态，要利用它时，可能会从一种状态转变为另一种状态，或者不能从外部位置指定状态时，作为数字电路利用的价值就会降低。,
46、132,对此，如下图所示使用两输入以上的门电路，切断反馈电路。这种电路是由两个NAND型门构成的，明确地描述正逻辑、负逻辑。这种电路的一方输入端起名为置位(S),另一方起名为保持(H)，输出端为Q、Q。,133,134,为了便于看上图，重新画了下图。在这个电路中，门a为OR功能，门b为AND功能。这里先假设输入S为“0”，H为“1”，从输出Q、Q 是0时开始研究。 输出端Q是负逻辑，在这种状态下，由于门a的输入两个都是“0”，所以其输出是“0”；门b的输入是“0”和“1”，AND不成立，输出为“0”，与设定的Q、Q状态一致，处于稳定状态。,135,这里，设输入S从“0”到“1”时，门a是OR，
47、所以Q是“1”，门b的输入为“1”和“1”，结果，AND成立，Q变为“1”，这时由于门a是OR，输出Q已经成了“1”，所以处于稳定状态。,136,同样，输入H从“1”到“0”时，门b的AND不成立，输出Q为“0”。结果是OR功能的门a的输出也为“0”。输出Q即使为“0”，因为门b的输出已经是“0”，所以不变。这种状态也是稳定状态。 这里输入H即使从“0”返回到“1”，门b的AND也不成立。,137,总结上电路的工作，设S=“0”、H为“1”为基本的输入条件，这里Q是“0”时，输入端S从“0”到“1”时，Q为“1”；Q是“1”时，S从“1”到“0”和从“0”到“1”时，Q也不变化。 另一方面，Q
48、是“1”时，输入端H从“1”到“0”和从“0”到“1”时变化，Q为“0”；Q为“0”时，H从“0”到“1”和从“1”到“0”，Q仍然不变化。,138,这样，输入为“1”，即具有保持功能。这就是说，各自为“1”时发挥了其作用。这正是输入端置位、保持名称的由来。 为了使输入端H与输入端S具有对称性，也可以用负逻辑描述。这时，输入H由“0”变为“1”时，Q就会从“1”变为“0”。这种情况输入为“1”时，可以解释复位输出，有时该输入端H也用R这个符号表示。 依据这种情况，具有上述功能的触发器一般称为RS触发器。,139,2.4.3 RST触发器,在RS触发器上，输入从“0”到“1”、输入H从“1”到“
49、0”变化时，状态的变化如前面说明的那样。 但是，在实际的数字电路里，大多数情况希望得到随着几个同步脉冲变化，触发器状态也同步变化的功能。,140,例如，计算机在使用与时钟脉冲的系统就需要与时钟脉冲同步改变状态的触发器。,141,2.4.4 锁存器,经常需要在某一时刻取到数据，保持一会进行处理，这样的工作称为取样或锁存。这是指选出某一时刻的状态，或者将其状态锁住的意思。 该功能同RST触发器一样由门电路与RS触发器构成，其工作于RST基本相同。,142,如图3.63(a)为D锁存器，根据门端口G(T)控制信号,锁存从数据输入端口D进入的数据，将其结果输出至Q。,143,2.4.5 边沿型触发器,
50、为了防止RST触发器震荡，另一种方法是边沿法。就是让时钟信号有效地狭小，输出反转时，输入门已经关闭的方法，这种方法使用三个RS触发器，构成电路如下图。,144,这个电路从Q3反馈到H1，具有计数器功能。,图2.73边沿型触发器电路构成(a),145,通过图2.74实际信号的变化对边沿法电路工作进行研究。比较2.73（b）、2.73（c）和图2.74。从输出Q3=Q3=“0”开始，时钟信号T从“0”到“1”（从t1到t2）时，T=H2就从“0”到“1”，S2=“1”,触发器的输出Q2也从“0”变为“1”。于是，触发器置位为“1”，输出Q3、Q3为“1”、。这个Q3=“1”，被反馈到H1，因为是正/负逻辑，所以H1=“0”。在H1=“0”的状态下，RS触发器S1信号直穿而过，被输出到Q1。这时。通过T和Q2的结合，即使 从“1”变为“0”（t1和t3部分），也还会是Q1=“1”。,
