1、五 数字集成电路基本单元与版图,7.1 TTL基本电路 7.2 CMOS基本门电路及版图实现 7.3 CMOS触发器设计 7.4 数字电路标准单元库设计 7.5 焊盘输入输出单元 7.6 了解CMOS存储器,7.1 TTL基本电路,图7.1 TTL反相器的基本电路,图7.3 具有多发射极晶体管的3输入端与非门电路： （a）电路图，（b）符号,图7.4 TTL或非门 (a) 电路图 (b) 符号,7.2 CMOS反相器,1. 电路图 标准的CMOS反相器 电路如图所示。 注意1： NMOS和PMOS的衬底是分开的， NMOS的衬底接最低电位地， PMOS的衬底接最高电位Vdd。,另外一种符号表示
2、,注意2： NMOS的源极接地， 漏极接高电位； PMOS的源极接Vdd， 漏极接低电位。注意3：输入信号Vi对两管来说， 都是加在g和s之间， 但是由于NMOS的s接地， PMOS的s接 Vdd，所以Vi对两管来说参考电位是不同的。,2. 转移特性,在分析CMOS反相器的特性时，注意如下事实： 在电路中，PMOS和NMOS地位对等，功能互补 它们都是驱动管，都是有源开关，部分的互为负载： 它们都是增强型 MOSFET 对于NMOS有对于PMOS有对输入和输出信号而言，PMOS和NMOS是并联的,Vi Vtn 导通,Vi Vdd - |Vtp| 截止 Vi Vdd - |Vtp| 导通,2.
3、转移特性（续）,在直流电路上，PMOS和NMOS串联连接在Vdd 和地之间，因而有Idsn从NMOS的d流向s，是正值, Idsp从PMOS的d流向s，是负值。,Vdsn - Vdsp = Vdd,2. 转移特性（续）,把PMOS视为NMOS的负载，可以像作负载线一样，把PMOS的特性作在NMOS的特性曲线上。如图所示,转移特性（续）,整个工作区可以分为五个区域来讨论： 1. A区：0 Vi Vtn NMOS截止 Idsn = 0 PMOS导通 Vdsn = Vdd Vdsp = 0 等效电路如右图所示。,转移特性（续）,2. B区： Vtn Vi VddNMOS导通，处于饱和区，等效于一个电
4、流源：称之为NMOS平方率跨导因子。PMOS等效于非线性电阻：称之为PMOS平方率跨导因子。 在Idsn的驱动下，Vdsn自Vdd下降, |Vdsp|自0V开始上升。等效电路如图所示。,转移特性（续）,3. C区： Vi Vdd NMOS导通，处于饱和区， PMOS也导通， 处于饱和区， 均等效于一个电流源，等效电路如右图所示。此时有，,转移特性（续）,两个电流必须相等，即 Idsn = Isdp，所以如果n=p，且有 Vtn= -Vtp，则有 Vi = Vdd/2 但是，n (2-3) p，所以应有 Wp/Lp 2.5 Wn/Ln 由n=p，Vtn= -Vtp和Vi = Vdd/2，应有 V
5、O = Vdd/2,转移特性（续）,比(n/p)对转移特性的影响，如下图所示。,转移特性（续）,4. D区： Vdd/2 Vi Vdd/2 +Vtp 与B区情况相反： PMOS导通，处于饱和区， 等效一个电流源：NMOS强导通，等效于非线性电阻：等效电路如图所示。,转移特性（续）,5. E区：Vi Vdd +VtpPMOS截止，NMOS导通。Vdsn = 0|Vdsp| = VddIdsp = 0等效电路如图所示。,转移特性（续）,综合上述讨论，CMOS反相器的转移特性和稳态支路电流如图所示。,转移特性（续）,PMOS和NMOS在5个区域中的定性导电特性。,转移特性（续）,对于数字信号，CMO
6、S反相器静态时，或工作在A区， 或工作在E区。 此时有： Vi = 0 (I = 0) Vo = Vdd ( O = 1 ) Vi = Vdd (I = 1) Vo = 0 ( O = 0 ) 从一种状态转换到另一种状态时，有：(I = 0) (I = 1)(I =1) (I = 0),Is-s 0 Ptr 0,Is-s= 0Pdc= 0,转移特性（续）,对于模拟信号，CMOS反相器必须工作在B区和D区之间，反相器支路始终有电流流通， 所以 Is-s 0， Pdc 0 。,3. CMOS反相器的瞬态特性,研究瞬态特性与研究静态特性不同的地方在于必须考虑负载电容（下一级门的输入电容）的影响。脉冲
7、电路上升，下降和延迟时间的定义，即如图所示。 tr ： (Vo=10%VomaxVo=90%Vomax) tf ： (Vo=90%VomaxVo=10%Vomax) td ： (Vi=50%VimaxVo=50%Vomax),i) Vi从1到0, CL充电。在此过程中，NMOS和PMOS源、漏极间电压的变化过程为：Vdsn：0Vdd |Vdsp|：Vdd0 ，即 123原点,CMOS反相器的瞬态特性,考虑到上拉管导通时先为饱和状态而后为非饱和状态，故输出脉冲上升时间可分为两段来计算。,CMOS反相器的瞬态特性,a、饱和状态时假定VC(0)=0, 恒流充电时间段有积分得 ，,CMOS反相器的瞬态
8、特性,b、 非饱和状态时线性充电时间段有，积分得，经变量代换，部分分式展开，可得，总的充电时间为，tr=tr1+tr2 如果Vtp = -0.2 Vdd，则,CMOS反相器的瞬态特性,ii) Vi从0到1, CL放电NMOS的导通电流开始为饱和状态而后转为非饱和状态，故与上面类似，输出脉冲的下降时间也可分为两段来计算。如图所示。,CMOS反相器的瞬态特性,a、饱和状态假定VC(0)=Vdd，恒流放电时间段有，积分得，,CMOS反相器的瞬态特性,b、非饱和状态线性放电时间段有，,CMOS反相器的瞬态特性,总的放电时间为tf = tf1 + tf2如果Vtn = 0.2 Vdd，则如果Vtn =
9、|Vtp|，bn=bp，则tr = tfCMOS的输出波形将是对称的。,CMOS反相器的瞬态特性,反相器电路图到符号电路版图的转换,（a）电路图，（b）漏极连线，（c）电源与地线连线，（d）栅极与输入输出连线,图7.20 各种形式的反相器版图,（a）垂直走向MOS管结构， （b）水平走向MOS管结构， （c）金属线从管子中间穿过的水平走向MOS管结构， （d）金属线从管子上下穿过的水平走向MOS管结构 （e）有多晶硅线穿过的垂直走向MOS管结构,（a）,（b）,（c）,（d）,（e）,NWELL(N阱),Poly(多晶硅),P+(P扩散),N+(N扩散),Contact(接触孔),Metal(
10、金属),反相器版图,CMOS层次,MASK1#,MASK2#,MASK3#,MASK4#,MASK5#,MASK6#,掩模版层次,并联反相器版图,（a）直接并联，（b）共用漏区，（c）星状连接,4 CMOS与非门和或非门,与非门和或非门电路：（a）二输入与非门，b）二输入或非门,（a）二输入与非门,b）二输入或非门,与非门的版图,（a）按电路图转换，（b）MOS管水平走向设计,（a）,（b）,NWELL(N阱),Poly(多晶硅),P+(P扩散),N+(N扩散),Contact(接触孔),Metal(金属),CMOS层次,MASK1#,MASK2#,MASK3#,MASK4#,MASK5#,M
11、ASK6#,掩模版层次,与非门和或非门的版图,或非门版图,（a）输入向右引线，（b）输入向上引线,（a）,（b）,多输入与非门,多输入或非门,5 CMOS复杂逻辑门,1、Z=A（B+C）,该类电路的优点：在实现同样逻辑运算的基础上大大节约器件的数量。,6 动态逻辑门电路（钟控逻辑门电路）,类似于前面看到过的高阻的三态倒相器. 当 f1 为高电平时，门工作就象一个倒相器.OUT=/IN 当 f1 为低电平时, 输出变成高阻态，OUT=Z,预充求值逻辑 PE (Pre-charge-Evaluate) Logic,该电路正常工作时可以分为两个阶段： I）当 f1 为低电平时，预充晶体管导通(ON)
12、，求值晶体管截至(OFF)，对输出结点进行充电. II）当 f1 为高电平时，预充晶体管截至(OFF)，求值晶体管导通 (ON)，根据输入信号对输出结点进行求值.,7 CMOS传输门和开关逻辑,工作原理 传输门：（a）电路（b）符号; (c) 开关逻辑与或门,（a）,（b）,（c）,工作原理 (续),（a）“异或”和（b）“异或非”门电路,（a）,（b）,工作原理 (续),不同功能的线或电路：（a）电路图，（b）逻辑图,（a）,（b）,CMOS传输门版图实现,三态门：（a）常规逻辑门结构，（b）带传输门结构,三态门,三态门版图,驱动电路,驱动电路的结构示意图,驱动电路版图,1. RS触发器,T
13、he Set-Reset Flip-Flop Based on NAND Gates,7.3 CMOS触发器设计,The Set-Reset Flip-Flop Based on NOR Gates,注意当两个输入同时为高时，输出是有病的(invalid)，此时两个输出均为低电平.,2. 锁存器(电平敏感),A ) 当E=1时，T1导通，T2截止 Q=D B ) 当E=0时，T1截止，T2导通 Qn+1=Qn,E,D,Q,该锁存器的波形图,3. D触发器(边沿触发）,一种实现边沿D触发器的方法是用反馈倒相器和传输门. 边沿触发操作由主-从结构保证.,(边沿触发D触发器）,CLK,D,Q,B,波
14、形图,CLK：时钟信号CLR： 清零信号SET： 置位信号,7.4 数字电路标准单元库设计,基本原理 标准单元设计流程图,库单元设计,标准单元库中的单元电路是多样化的，通常包含上百种单元电路，每种单元的描述内容都包括：（1）逻辑功能；（2）电路结构与电学参数；（3）版图与对外连接端口的位置；对于标准单元设计EDA系统而言，标准单元库应包含以下三个方面的内容：（1）逻辑单元符号库与功能单元库；（2）拓扑单元库；（3）版图单元库。,库单元设计 (续),下图给出了一个简单反相器的逻辑符号、单元拓扑和单元版图 （a）逻辑符号 （b）单元拓扑 （c）单元版图,7.4 焊盘输入输出单元,7.4.1 输入单
15、元输入单元主要承担对内部电路的保护，一般认为外部信号的驱动能力足够大，输入单元不必具备再驱动功能。因此，输入单元的结构主要是输入保护电路。为防止器件被击穿，必须为这些电荷提供“泄放通路”，这就是输入保护电路。输入保护分为单二极管、电阻结构和双二极管、电阻结构。,输入单元(续),单二极管、电阻保护电路 双二极管、电阻保护电路,7.4.2 输出单元,反相输出I/O PAD顾名思义，反相输出就是内部信号经反相后输出。这个反相器除了完成反相的功能外，另一个主要作用是提供一定的驱动能力。图9.37是一种p阱硅栅CMOS结构的反相输出单元，由版图可见构造反相器的NMOS管和PMOS管的尺寸比较大，因此具有
16、较大的驱动能力。,输出单元 (续),p阱硅栅CMOS反相输出I/O PAD,输出单元 (续),去铝后的反相器版图,输出单元 (续),大尺寸NMOS管版图结构和剖面,输出单元 (续),反相器链驱动结构假设反相器的输入电容等于Cg，则当它驱动一个输入电容为fCg的反相器达到相同的电压值所需的时间为f。如果负载电容CL和Cg的CL/Cg = Y时，则直接用内部反相器驱动该负载电容所产生的总延迟时间为ttol = Y。 如果采用反相器链的驱动结构，器件的尺寸逐级放大f倍，则每一级所需的时间都是f ，N级反相器需要的总时间是Nf。由于每一级的驱动能力放大f倍，N级反相器的驱动能力就放大了f N倍，所以f
17、 NY。对此式两边取对数，得：N=lnY/lnf 反相器链的总延迟时间ttol =N*f*=(f/lnf)*lnY,输出单元 (续),直接驱动和反相器链驱动负载时的延迟时间曲线,输出单元 (续),B. 同相输出I/O PAD同相输出实际上就是“反相反相”，或采用类似于图9.40所示的偶数级的反相器链。为什么不直接从内部电路直接输出呢？主要是驱动能力问题。利用链式结构可以大大地减小内部负荷。即内部电路驱动一个较小尺寸的反相器，这个反相器再驱动大的反相器，在同样的内部电路驱动能力下才能获得较大的外部驱动。,输出单元 (续),C. 三态输出I/O PAD 所谓三态输出是指单元除了可以输出“0”，“1
18、”逻辑外，还可高阻输出，即单元具有三种输出状态。同样，三态输出的正常逻辑信号也可分为反相输出和同相输出。图9.42是一个同相三态输出的电路单元的结构图。同相三态输出单元电路结构,输出单元 (续),同相三态输出单元版图,输出单元 (续),D. 漏极开路输出单元漏极开路结构实现的线逻辑,7.4.3 输入输出双向三态单元（I/O PAD）,在许多应用场合，需要某些数据端同时具有输入、输出的功能，或者还要求单元具有高阻状态。在总线结构的电子系统中使用的集成电路常常要求这种I/O PAD。 输入、输出双向三态单元电路原理图,7.5 了解CMOS存储器,半导体存储器类型一览,存储单元的等效电路,(a)DR
19、AM；(b)SRAM；(c)掩膜型(熔丝)ROM；(d)EPROM(EEPROM)；(e)FRAM,7.5.1动态随机存储器（DRAM）,A. DRAM单元的历史演变过程 (a)含两个存储节点的四晶体管DRAM单元；(b)含两条位线和两条字线的三晶体管DRAM单元；(c)含两条位线和一条字线的双晶体管DRAM单元；(d)含一条位线和一条字线的单晶体管DRAM单元,三晶体管DRAM单元的工作原理,上拉和读写电路的三晶体管DRAM单元,工作原理(续）,对三晶体管DRAM单元进行四个连续操作：写入“l”，读取“1”，写入“0”和读取“0”时的典型电压波形,在预充电周期电流通过MPl和MP2开始对列电
20、容C2和C3进行充电,工作原理(续）,在写“l”时序中电容Cl和C2的电荷共享,在读取“l”过程中列电容C3通过晶体管M2和M3进行放电,工作原理(续）,在写0”时序过程中C1和C2通过M1和数据写入晶体管放电,在读取“0”过程中列电容C3不放电,单晶体管DRAM单元的工作过程,(a)带选取线路的典型单晶体管(1-T)DRAM单元； (b)带控制电路的单晶体管DRAM单元阵列的存储结构,7.5.2 静态随机存储器（SRAM）,静态RAM单元的各种结构。,CMOS SRAM单元的电路拓扑结构,7.5.3 闪存,闪存单元由一个带浮栅的晶体管构成，该晶体管的阈值电压可通过在其栅极上施加电场而被反复改
21、变(编程)。闪存存储器的数据编程及擦除方法 (a)热电子注入法 (b) Fowler-Nordheim隧穿法,闪存单元的等效耦合电容电路,当给控制栅极和漏极加电压(VCG和VD)时，浮栅的电压(VFG)可以用耦合电容表示为：QFG为存储在浮栅中的电荷，Ctotal为总电容，CFC为浮栅和控制栅之间的电容，CFS，CFB和CFD是浮栅和源极、浮栅和本体、浮栅和漏极之间的电容，VCG和VD分别为控制栅和漏极的电压。,闪存单元的等效耦合电容电路（续）,用VT (FG)代替式(9.26)中的VFG并整理可得到导通控制栅晶体管的最小控制栅极电压(VCG)如下：其中，VT (FG)为导通浮栅晶体管的阈值电压。同样，两种数据存储状态(“0”和“l”)的阈值电压差可表示为：,控制栅压具有低和高阈值电压的闪存单元的I-V特性曲线,思考题,1画出CMOS标准反相器的电路图和版图。 2画出二输入CMOS与非门和或非门的电路图和版图。 3负载为大尺寸器件时，如何考虑前级电路的驱动 能力？ 4列出CMOS存储器的分类和各自的特点。,
