1、第 十 章数字电路基础10.1 数制与码制10.2 基本逻辑门电路10.3 基本逻辑及应用10.4 集成逻辑门电路10.5 集成触发器10.6 计数器10.7 译码及显示电路10.8 A/D和D/A转换器,第 十 章数字电路基础,10.1数 制 与 编 码一、数制数制即计数的方法。在我们的日常生活中,最常用的是十进制。数字电路中采用的数制有二进制、八进制、十六进制等。 1. 十进制十进制是最常用的数制。在十进制数中有 09 这 10 个数码,任何一个十进制数均用这 10 个数码来表示。计数时以 10 为基数,逢十进一,同一数码在不同位置上表示的数值不同。 例如:9999=91039102910
2、19100,其中,100、101、102、103称为十进制各位的“权”。 对于任意一个十进制整数M, 可用下式来表示: M=(an10n-1an-110n-2+a2101a1100) 上式中a1、a2、 、an-1、an为各位的十进制数码。 2. 二进制在数字电路中广泛应用的是二进制。在二进制数中,只有“0”和“1”两个数码, 计数时以 2为基数,逢二进一,即1+1=10,同一数码在不同位置所表示的数值是不同的。对于任何一个二进制整数N,可用下式表示: ,N=(Kn2n-1Kn-12n-2+K221K120)例如:(1011)2=123022121120其中, 20、 21、 22、 23为二
3、进制数各位的“权”。 3. 二进制数与十进制数之间的转换数字电路采用二进制比较方便,但人们习惯用十进制, 因此,经常需在两者间进行转换。 (1) 二进制数转换为十进制数按权相加法。例如, 将二进制数1111转换成十进制数。 (1101)2=123122021120=8+4+0+1=(13)10 (2) 十进制数转换为二进制数除二取余法。例如, 将十进制数29转换为二进制数。,29 1,2 14 0,2 7 1,2 3 1,2 1 1,低位高位,换算结果为(29)10=(11101)2。由以上可以看出,把十进制整数转换为二进制整数时, 可将十进制数连续除2,直到商为0,每次所得余数就依次是二进制
4、由低位到高位的各位数字。 4. 十六进制十六进制数有 16 个数码0、1、2、3、4、5、6、7、8、 9、 A、 B、 C、 D、 E、 F,其中, AF分别代表十进制的1015, 计数时, 逢十六进一。,为了与十进制区别, 规定十六进制数通常在末尾加字母H,例如28H、5678H等。 十六进制数各位的“权”从低位到高位依次是160、161、162。例如,5C4H=5162121614160=(1476)10 可见,将十六进制数转换为十进制数时,只要按“权”展开即可。要将十进制数转换为十六进制数时,可先转换为二进制数, 再由二进制数转换为十六进制数。 例如,(29)10=(11101)2=(
5、1D)16,三种数制的数值比较: ,二、编码用数字或某种文字符号来表示某一对象和信号的过程叫编码。在数字电路中,十进制编码或某种文字符号难于实现, 一般采用四位二进制数码来表示一位十进制数码,这种方法称为二十进制编码,即BCD码。由于这种编码的四位数码从左到右各位对应值分别为23、22、 21、20,即8、4、2、1, 所以BCD码也叫8421码,其对应关系如下: ,例如, 一个十进制数369可用8421码表示为: 十进制数: 3 6 9BCD码: 0011 0110 1001 除此之外, 还有一些其它编码方式, 这里不再介绍。 ,10.2基本逻辑门电路,所谓逻辑,是指条件与结果之间的关系。输
6、入与输出信号之间存在一定逻辑关系的电路称为逻辑电路。门电路是一种具有多个输入端和一个输出端的开关电路。由于它的输出信号与输入信号之间存在着一定的逻辑关系,所以称为逻辑门电路。 门电路是数字电路的基本单元。 1. 与逻辑与逻辑是指当决定事件发生的所有条件A、B均具备时, 事件F才发生。如图 4 -1 所示,只有当开关S1与S2同时接通时灯泡才亮。 完整地表示输入输出之间逻辑关系的表格称为真值表。,若开关接通为“1”、 断开为“0”灯亮为“1”、 不亮为“0”, 则图 4 - 1 所示关系的真值表如表 4.1 所示。 与逻辑通常用逻辑函数表达式表示为FAB。2. 与门电路实现与逻辑运算的电路叫与门
7、电路,二极管与门电路如图 4 - 2(a)所示,输入端A、 B代表条件,输出端F代表结果。 ,图 10 1 与逻辑举例,表4.1 真值表,图 10- 2与门电路和符号 (a) 二极管“与”门电路; (b) 与逻辑符号,当UA=UB=0时,V1、V2均导通,输出UF被限制在0.7V; 当UA=0V,UB=3 V时, V1先导通,UF=0.7 V,V2承受反压而截止;当UA=3V,UB=0 V时,V2先导通,V1承受反压而截止; 当UA=UB=3 V时,V1、V2导通,输出端电压UF=3.7 V,若忽略二极管压降,高电平用1、低电平用0代替,其结果与真值表是一致的,与门电路逻辑符号如图 10 -
8、2(b)所示。 逻辑又称为逻辑乘,逻辑乘的基本运算规则如下: 00=0, 01=1, 10=0, 11=1,二、或逻辑及或门电路1. 或逻辑或逻辑是指当决定事件发生的各种条件A、 B中只要具备一个或一个以上时,事件F就发生。例如,把两个开关并联后与一盏灯串联接到电源上,当两只开关中有一个或一个以上闭合时灯均能亮,只有两个开关全断开时灯才不亮,如图10 - 3(a)所示,真值表见表 10.2,其逻辑函数表达式为FA+B。 2. 或门电路用二极管实现“或”逻辑的电路如图 10 - 3(b)所示; 图 10 - 3(c)是或门的逻辑符号。或逻辑又称为逻辑加, 逻辑加的基本运算规则如下: 0+00,
9、0+11, 1+01, 1+11,表 10.2 真值表,图 10 - 3或门 -(a) 或逻辑; (b) 二极管或门电路; (c) 或门逻辑符号,三、非逻辑及非门电路1. 非逻辑非逻辑是指某事件的发生取决于某个条件的否定,即某条件成立,这事件不发生;某条件不成立, 这事件反而会发生。 如图 10 - 4(a)所示,开关S接通,灯EL灭;开关断开。灯EL亮,灯亮与开关断合满足非逻辑关系。 其真值表见表 10.3, 其逻表达式为F= 。2. 非门电路用三极管连接的非门如图 10- 4(b)所示, 在实际电路中, 若电路参数选择合适,当输入为低电平时,三极管因发射结反偏而截止,则输出为高电平;当输入
10、为高电平时,三极管饱合导通,则输出为低电平。所以输入与输出符合非逻辑关系, 非门也称为反相器。 图 10-4(c)是非门的逻辑符号。,图 10- 4 非门 (a) 非逻辑;(b) 三极管“非”门电路; (c) 非门逻辑符号,表10.3 真值表,四、复合门电路基本逻辑门经简单组合可构成复合门电路。常用的复合门电路有与非门电路和或非门电路。与门的输出端接一个非门,使与门的输出反相,就构成了与非门。与非门的逻辑表达式为 F= 逻辑表示符号如图 10 - 5 所示。或门输出端接一个非门,使输入与输出反相,构成了或非门。或非门的逻辑表达式为FA+B,逻辑表示符号如图 10 - 6 所示。,图 10 5
11、与非门逻辑符号 图 10 6 或非门逻辑符号,例 10.1 两个输入端的与门、 或门和与非门的输入波形如图 4 -7(a) 所示, 试画出其输出信号的波形。解: 设与门的输出为F1,或门的输出为F2,与非门的输出为F3,根据逻辑关系其输出波形如图 10 - 7 (b)所示。,图 10 7 例 10.1 图,10.3 基本逻辑及应用, 逻辑代数也称为布尔代数,是分析和设计逻辑电路的一种数学工具,可用来描述数字电路、数字的结构和特性。逻辑代数由逻辑变量、逻辑常数和运算符组成。逻辑代数有“0”和“1”两种逻辑值,它们并不表示数量的大小,而表示逻辑“假”与“真”两种状态, 如开关的开与关等。所以,逻辑
12、“1”与逻辑“0”与自然数1和0有着本质的区别。 一、基本逻辑关系根据逻辑门电路的逻辑关系则有: 与逻辑: F AB 或逻辑: F A+B ,非逻辑: F 二、逻辑代数的运算法则的基本规律1. 基本运算法则0A=0 1A=AA =0 AA=A0+A=A 1+A=1A+ =1 A+A=A =A,2. 逻辑代数的基本定律 交换律: AB=BA A+B=B+A 结合律: ABC=(AB)C=A(BC) A+B+C=(A+B)+C=A+(B+C)分配律: A(B+C)=AB+AC A+BC=(A+B)(A+C) 反演律: ,10.4 集成逻辑门电路,前面讨论的门电路都是由二极管、 三极管等元件组成的,
13、 称为分立元件门电路。随着集成电路的发展,分立元件门电路应用逐渐减少,但是它的工作原理是集成门电路的基础,有助于掌握集成电路。下面介绍常用的集成门电路。 一、TTL集成与非门电路1. 电路结构图 10- 8(a)是最常用的TTL与非门, 10- 8(b)是其逻辑符号图。,图 10-8 TTL与非电路及逻辑符号 (a) 电路; (b) 逻辑符号,在图 10 -8(a)中,V1为多发射极管,它的基极与每个发射极之间都有一个PN结。若用二极管代替PN结,V1等效电路如图 10 - 9 所示。 V2、 R2和R5组成了中间级,V3、 V4、V5和R4、R3 组成了输出级。2. TTL与非门的工作原理(
14、1) 输入端A、B、C均接高电平(36 V)时,+EC通过R1为V1提供足够的基极电流,通过V1集电结向V2注入基极电流。V2发射极电流又为V5提供基极电流,使V5导通,此时V1基极电位为三个PN结正向压降之和,即,图 10 9 用二极管表示多发射极晶体管中的PN结,UB1=UBE1+UBE2+UBE5=2.1 V此时,V1发射结均为反偏,由于V2饱和,V2集电极电位为UC2=UBE5+UCES2=0.7+0.3=1.0V 由于UB3=UC2=1.0V,V3导通,则UE3=UB4=0.3 VV4基极电位为0.3V,V4的发射极电位也是0.3 V,所以, V4截止,V5导通,输出为低电平0.3V
15、。可见,输入端全部接高电平UIH或悬空,则输出为低电平UOL。 ,(2) 输入端A、B、C任一个接低电平,设UA=0.3V,B、C端接高电平或悬空,V1的bA发射结正偏导通,V1的基极电位UB11.0V,V1集电结通过V2集电结、R2接到EC。 由于V1集电结反偏,故IC1仅为很小的反向漏电流,IC11IB1,故V1处于深饱和状态,则UCES10.1 V,因此, UC1=0.3+UCES1 0.3+0.1=0.4 V 即UB20.4 V。这时V2、V5截止,由于V2截止,+EC经R2驱动复合管V3、V4进入导通状态,因此,输出高电平为VU=+EC-IB3R2-UBE3-UBE45-0-0.7-
16、0.73.6 V,可见,输入端有一个或几个全部为低电平时,输出为高电平UOH; 例 10.2 试证:,证明,推论,例 10.3 用逻辑代数运算法则化简逻辑式:,解,TTL集成与非门主要参数(1) 输出高电平UOH:输入端有一个或一个以上低电平时, 输出端得到的高电平值;UOH典型值为3.6 V。 (2) 输出低电平UOL:输入端全部为高电平时,输出端得到的低电平值; UOL典型值为0.3 V。,(3) 开门电平UON:保证输出低电平的最小输入电平值; 典型值为1.4 V。 (4) 关门电平UOFF:使输出电压达到规定高电平的90%时, 输入低电平的最大值;典型值为1 V。 (5) 扇出系数N0
17、:输出端最多能带同类门电路的个数,它反映了与非门的最大负载能力;对TTL与非门,一般扇出系数N0=810。,10.5 集成触发器,利用集成门电路可以组成具有记忆功能的触发器。触发器是一种具有两种稳定状态的电路,可以分别代表二进制数码1或0。当外加触发信号时,触发器能从一种状态翻转到另一种状态,即它能按逻辑功能在1、0两数码之间变化,因此,触发器是储存数字信号的基本单元电路,是各种时序电路的基础。 目前,触发器大多采用集成电路产品。 按逻辑功能的不同, 触发器有RS触发器、JK触发器和D触发器等。 一、 基本RS触发器图 10 - 10 是基本RS触发器的逻辑图和逻辑符号。它由两个与非门交叉连接
18、而成。R、S是输入端,Q、 是输出端。 ,图 10-10 基本RS触发器的逻辑图和逻辑符号 (a) 逻辑图; (b) 逻辑符号,在正常条件下, 若Q=1, 则 =0, 称触发器处于“1”态;若Q=0,则 =1,称触发器处于“0”态;输入端R称为置“0”端,S称为置“1”端。下面分析输入与输出的逻辑关系。 (1) S=1, R=0。当 R=0时,与非门A的输出为1,即 =1。由于S=1,与非门B的两个输入端全为1,所以B门的输出为0,即Q=0。若触发器原来处于“0”态, 在S=1,R=0信号作用下,触发器仍保持“0”态;若原来处于“1”态,则触发器就会由“1”状态翻转为“0状态。 ,(2) S=
19、0, R=1。设触发器的初始状态为0,则Q=0, =1。由于S=0,B门有一个输入为0,其输出Q则为1,而A门的输入全为1,其输出 则为0。因此,触发器由“0”状态翻转为“1”状态。若它的初始状态为1 态,触发器仍保持“1”状态不变。 (3) S=1, R=1。在S=1、R=1时,若触发器原来处于“0”态,即Q=0, =1, 此时B门的两个输入端都是1,输出Q=0,A门有一个输入为0, 输出 =1, 触发器的状态不变。,若触发器原来处于“1”状态,即Q=1、 =0, 此时,A门输出为0,即 =0,B门输出为1,即Q=1,触发器的状态也不变。由此可见,S=1, R=1触发器保持原有状态,这体现了
20、触发器的记忆功能。 (4) S=0, R=0。R、 S全为0时,A、B两门都有0输入端,则它们的输出Q、 全为1,这时,不符合Q与 相反的逻辑状态。当R和S同时由0变为1后,触发器的状态不能确定, 这种情况在使用中应避免出现。综上所述,可列出基本RS触发器的逻辑状态表(如表 4.4)。 ,表 10.4 基本RS触发器的状态表,从上述分析可知,基本RS触发器有两个状态,它可以直接置位或复位,并具有存储和记忆功能。,二、同步RS触发器图 10 -11(a)是同步RS触发器的逻辑电路图,图10 - 11(b)是其逻辑符号图。其中,与非门A和B构成基本RS触发器, 与非门C、D构成导引电路,通过它把输
21、入信号引导到基本触发器上。RD、SD是直接复位、直接置位端。只要在RD或SD上直接加上一个低电平信号,就可以使触发器处于预先规定的“0”状态或“1”状态。另外,RD、SD在不使用时应置高电平。CP是时钟脉冲输入端,时钟脉冲来到之前,即CP=0时,无论R和S端的电平如何变化,C门、D门的输出均为1,基本触发器保持原状态不变。在时钟脉冲来到之后,即CP=1时,触发器才按R、 S端的输入状态决定其输出状态。时钟脉冲过去之后,输出状态保持时钟脉冲为高电平时的状态不变。 ,图 10 11 同步RS触发器的逻辑电路图 (a) 逻辑电路图; (b) 逻辑符号图,在时钟脉冲来到之后,CP变为1,R和S的状态开
22、始起作用,其工作状态如下所述。 (1) S=1, R=0。由于S=1,当时钟脉冲来到时,CP=1,C门输出为0。若触发器原来处于“0”态,即Q=0、 =1,则A门输出转变为Q=1。因为R=0,D门输出为1, B门输入全为1 ,则输出变为 =0。 若触发器原来处于“1”状态,即Q=1、 =0,则A门输出为Q=1。因为R=0,D门输出为1,B门输入全为1,则输出为 =0。结论,当S=1,R=0时不管触发器原来处于何种状态,在CP到来后触发器处于“1”状态。 ,(2) S=0, R=1。由于R=1,时钟脉冲来到之后,CP=1,D门输入全为1,则D门输出为0,不管触发器原来处于何种状态, =1。由于A
23、门输入全为1,所以Q=0。 (3) R=0, S=0。由于R=0、S=0,则C门、D门均输出为1,所以触发器的状态不会改变。 (4) S=1, R=1。R=1、S=1,当时钟脉冲到来之后,CP=1,则C门与D门输出都为0,A门与B门输出为1,即Q= =1,破坏了Q与 的逻辑关系,当输入信号消失后,触发器的状态不能确定,因而实际使用中应避免出现此情况。 ,图 10 - 12 是同步RS触发器的工作波形,表 10.5 是其逻辑状态表。 表中Qn+1表示脉冲到来之后的状态,Qn表示现态。 由图 10 - 12 可知,触发器状态随R、S及CP脉冲而变化, 在时钟脉冲CP作用期间,即CP=1期间,R和S
24、不能同时为1; 若R、S的状态连续发生变化,则触发器的状态亦随之发生变化, 即出现了在一个计数脉冲作用下,可能引起触发器一次或多次翻转,产生了“空翻”现象,因此,同步RS触发器不能作为计数器使用。 ,图 10 12 时序图,表 10.5 逻辑状态表,三、 JK触发器主从JK触发器是一种无空翻的触发器。图 10 -13(a)是JK触发器的逻辑电路图,图 10 -13(b)是其逻辑符号。它由两个同步RS触发器组成,前级为主触发器,后级为从触发器, 、 是直接置位、复位端(平时应处于高电平), J、 K为控制输入端,时钟脉冲经过反相器加到从触发器上, 从而形成两个互补的时钟控制信号。时钟脉冲作用期间
25、, CP=1, =0,从触发器被封锁, 保持原状态,Q在脉冲作用期间不变;主触发器的状态取决于时钟脉冲为低电平的状态和J、 K输入端的状态。 ,图 1013 JK触发器 (a) 逻辑图; (b) 逻辑符号,时钟脉冲作用期间,CP=1, =0,从触发器被封锁,保持原状态,Q在脉冲作用期间不变;主触发器的状态取决于时钟脉冲为低电平的状态和J、 K输入端的状态。 当时钟脉冲过去后, CP=0, =1,主触发器被封锁,从触发器导引门畅通,将主触发器的状态移入从触发器中。其工作过程如下: ( 1) J=1, K=1。设时钟脉冲到来之前,即CP=0,触发器的初始状态为“0”, 这时主触发器的S= =1,R
26、=Q=0,当时钟脉冲到来之后, 即CP=1时,由于主触发器的J=1和R=0,故翻转为“1”态。当CP从1 下跳为0时,由于从触发器J=1和R=0,它也翻转为“1”态。 反之, 设主触发器的J=0和R=1,当CP=1时,它翻转为“0”态。 当CP下跳为0时,从触发器也翻转为“0”态。 ,(2) J=0, K=0。设触发器的初始状态为“0”态。当主触发器CP=1时,由于主触发器的J=0和R=0,它的状态保持不变,当CP下跳时,由于主触发器的J=0和R=1,也保持原状态不变;如果初始状态为1,也保持原状态不变。 (3) J=0, K=1。设触发器的初始状态为“1”,当时钟脉冲上升沿来到之后, 主触发
27、器Q=0, =1,所以,在CP=1期间,主触发器被置为 0。 由于 =0,从触发器被封锁,主触发器的0态被暂存起来,当时钟脉冲下跳后,CP=0,主触发器被封锁,而 =1, 从触发器打开,取得与主触发器一致。 ,若触发器的初始状态为0,由同样的分析可知,在时钟脉冲作用后,触发器的状态仍为0。 可见,不论触发器原来的状态如何,当J=0,K=1时,总是使触发器置 0。 (4) J=1, K=0。同样分析可得(读者可自行分析),当时钟脉冲作用之后, 触发器的状态总是和J状态一致,即保持 1态。 JK触发器的逻辑功能如表 10.6 所示。 表 10.6 中Qn+1是脉冲到来之后的状态。 由以上分析可知,
28、当J=K=1时,每到来一时钟脉冲,触发器状态就翻转一次;当J=K=0时,触发器将保持原状态不变; 当JK时,触发器翻转后的状态将和J的状态一致,主触发器的状态更新发生在时钟脉冲CP=1期间,从触发器的状态翻转发生在时钟脉冲的下降沿。,表 10.6 JK触发器的逻辑功能,四、 D触发器图 10-14(a)是D触发器的逻辑符号。D触发器只有一个同步输入端,其应用十分广泛。其中,D是数据输入端,CP为时钟脉冲输入端, 、 为直接置位、复位端,它们均为低电平有效,不用时应使之处于高电平状态,表 4.7 是其逻辑功能表。图 10 - 14(b)是其工作波形时序图。 D触发器的逻辑功能是当D=0时, 在时
29、钟脉冲下降沿到来后,输出状态将变成Qn+1=0;而当D=1时,在CP下降沿到来后,输出状态将变成Qn+1=1。综上所述,D触发器的输出状态只取决于CP到达前D输入端的状态,与触发器现态无关, 即Qn+1=D。 ,图 10 14 工作波形时序图(a) 逻辑符号; (b) 时序图,例题 10.3 将D触发器的输入端D接到输出端AKQ-, 如图 10- 15 所示,试分析其功能。 解: 若初态为0,即Q=0、 =1, 则当CP上升沿来到时, Q翻转为1,即Q=1、 =0;下一个CP上升沿来到时,Q翻转为0, 即Q=0、 =1。可见,每来一个CP脉冲,发器翻转一次,具计数功能, 即Qn+1=。此电路称
30、为T触发器电路。,图 10 15 例题11.3电路,10.6 计数器,在电子计算机和数字系统中,计数器是重要的基本部件, 它能累计和寄存输入脉冲的数目。计数器的应用十分广泛,在各种数字设备中几乎都要用计数器。计数器按其进位制的不同, 可分为二进制计数器和十进制计数器,本节着重介绍二进制计数器。 图 10- 16 是由JK触发器组成的四位二进制加法计数器的逻辑电路图。JK触发器作计数器使用时,JK输入端悬空,相当于接高电平,根据JK触发器的工作原理,J=K=1时,每当一个时钟脉冲结束时, 触发器就翻转一次,实现计数;低位触发器翻转两次,即计两个数,就产生了一个进位脉冲。,图 10 16 加法计数
31、器的逻辑电路图,因此,高位触发器的CP端应接低位的Q端。计数前,先在各触发器的 端加一置“0”负脉冲,使所有的触发器F0F3全部处于“0”状态,即Q0=Q1=Q2=Q3=0,这种情况称计数器清“0”。 已清“0”的所有计数器初始状态为“0”,即计数器为“0000”状态。 当第一个脉冲结束时,触发器F0由0变为1,即Q0由0变为1, 0由0变为1产生一正跳变,它对F1不起作用,这时计数器呈Q3Q2Q1Q0=0001状态。 当第二个脉冲结束时,触发器F0由1变为0,即Q00, 1,由于Q0由1变为0产生负跳变,送至F1的输入端,于是F1由0变为1,并产生一正跳变,这个脉冲对F2不起作用,故计数器呈
32、Q3Q2Q1Q00010状态。 ,当第三个计数脉冲结束时, 触发器F0翻转为1,即Q1=1, =0,F1F2F3都不翻转,计数器状态为Q3Q2Q1Q0=0011。 如此继续下去,可画出如图 10 - 17 所示的波形图,其状态表如表 10.8 所示。 图 10- 17 中,第一位Q0每累计一个数,状态都要变一次; 第二位Q1每累计两个数,状态变一次;第三位Q2每累计四个数, 状态变一次;第四位Q3每累计八个数,状态变一次。每个触发器的脉冲的频率是低一位触发器输出脉冲频率的二分之一。所以,这种计数器也可作分频器使用。 ,图 10 17 二进制加法计数器的工作波形图,表 10.8 加法计数器状态表
33、,10.7 译码及显示电路,1组合逻辑电路的分析如果数字电路的输出只决定于电路当前输入, 而与电路以前的状态无关, 这类数字电路就是组合逻辑电路。 对组合逻辑电路的分析, 就是根据给定的电路, 确定其逻辑功能。 对于比较简单的组合逻辑电路, 通过列写逻辑函数式或真值表及化简等过程, 即可确定其逻辑功能。 对于较复杂的电路, 则要搭接实验电路, 测试输出与输入变量之间的逻辑关系, 列成表格(功能表), 方可分析出其逻辑功能.,下面通过实例, 说明组合逻辑电路的分析方法。 例 10.4 分析图10-18所示电路的逻辑功能。 解(1) 写出该电路输出函数的逻辑表达式。(2) 列出函数的真值表, 如表
34、10.9所示。 所谓真值表, 是在表的左半部分列出函数中所有自变量的各种组合, 右半部分列出对应于每一种自变量组合的输出函数的状态。 (3) 可见该电路是判断三个变量是否一致的电路。,图 10-18不一致判定电路,表 10.9 真值表,例 10.5 分析图10-19所示电路的逻辑功能。解该电路有八个输出端 ,当E1=1、 不成立时, 与门输出低电平0, 封锁了输出端八个与非门, 电路不能工作; 当E1=1、 成立时, 上述封锁作用消失, 输出端的状态随输入信号A2、 A1、 A0的变化而变化, 电路工作。 E1、 、 三个输入端可以使电路工作或者不工作, 故称它们为使能端。,图 10-19 3
35、-8译码器逻辑电路图,当A2A1A0=101时, A1的低电平使 、 、 、 输出高电平, A0的高电平进一步使 、 输出高电平, A2的高电平进一步使 输出高电平。 这样, 只有 输出低电平。 因而得到 的逻辑表达式为,用同样的方法, 可以写出所有输出端的逻辑表达式如下:,根据上述表达式可列出如表4.10所示的真值表。,表10.10 真值表,依据上述分析, 可以看出, 对应于A2、 A1、 A0八种组合中的每一种组合, 八个输出端中只有对应的一个端子输出0, 其它输出端都输出1。 这就是这个电路能完成的逻辑功能。 这个电路是我们将要讲到的译码器中的集成译码器74LS138的内部电路。 ,组合
36、逻辑电路的设计组合逻辑电路的设计, 一般分下述几个步骤: (1) 根据给定的设计要求, 确定哪些是输入变量, 哪些是输出变量, 分析它们之间的逻辑关系, 并确定输入变量的不同状态以及输出端的不同状态, 哪个该用1表示, 哪个该用0表示。 (2) 列真值表。 在列真值表时, 不会出现或不允许出现的输入变量的取值组合可不列出。 如果列出, 就在相应的输出函数处画“”号, 化简时作约束项处理。 (3) 用卡诺图或公式法化简。 (4) 根据简化后的逻辑表达式画出逻辑电路图,例 10.7 交叉路口的交通管制灯有三个, 分红、 黄、绿三色。正常工作时, 应该只有一盏灯亮, 其它情况均属电路故障。 试设计故
37、障报警电路。 解 设定灯亮用1表示, 灯灭用0表示; 报警状态用1表示, 正常工作用0表示。 红、 黄、 绿三灯分别用R、 Y、 G表示, 电路输出用Z表示。 列出真值表如表4.11所示。,表 10. 11 真值表,图 10-20 报警电路卡诺图,作出卡诺图(图10-20), 可得到电路的逻辑表达式为若限定电路用与非门作成, 则逻辑函数式可改写成据此表达式作出的电路如图10-21所示。,图 10-21 电路逻辑图,2组合逻辑部件 编码器所谓编码, 就是用二进制码来表示给定的数字、 字符或信息。 一位二进制码有0、 1两种状态, n位二进制码有2n种不同的组合。 用不同的组合来表示不同的信息,
38、就是二进制编码。 我们以8421BCD码编码器为例, 说明一般编码器的功能。 在这种编码器的输入端输入一个一位十进制数, 通过内部编码, 输出四位8421BCD二进制代码, 每组代码与相应的十进制数对应。,下面介绍集成8421BCD码编码器C304。 图10-22是其内部电路, 图中19为对应于数字19的按键输入端。 某一键按下, 该输入端就向电路输入高电平。 A、 B、 C、 D是编码输出端, D是最高位。 当按下数字3的键时, DCBA=0011, 这可以通过分析电路得到。 图10-23是这种集成电路的一个实用电路。,图 10-22 C304内部电路图,图 10-23 C304实用电路,在
39、C304中, 数字0是隐含输入的。 当输入端19均为0时, 电路输出即是0的编码。 在图10-23所示的实用电路中, 数字19的输入键接入C304的相应输入端, 0号键接空端(开路脚)NC。 由于按0号键和不按任何键, BCD码输出都是0000, 为了区别这种情况, 电路中用了三个或门, 形成群信号Gs。 当按动09这10个键中的任一键时, Gs=1; 不按键时, Gs=0。 这样, 接收电路就可依此判定输出端的四个0是表示输入了数字0还是没有按键。 有些计算机键盘的数字输入逻辑电路就用的是C304。,译码器译码是编码的逆过程。 译码器将输入的二进制代码转换成与代码对应的信号。 若译码器输入的
40、是n位二进制代码, 则其输出端子数N2n。 N=2n称为完全译码, N2n称为部分译码。,1. 3-8译码器在前面提到的74LS138, 就是用三位二进制码输入, 具有八个输出端子的完全译码器。 它的三个输入端的每一种二进制码组合, 代表某系统的八种状态之一。 当八种状态的某一种状态存在而向74LS138三个输入端输入对应于该状态的二进制码时, 八个输出端中对应于这个状态的输出端输出低电平, 其它输出端输出高电平。,图10-24是某系统存储器寻址电路, 用74LS138产生内存芯片片选信号。 该系统地址码有16位(A15A0), 用了八片容量为2 K8的ROM存储芯片(图中只画出了三片)。,图
41、 10-24 存储器寻址电路实例,2. 显示译码器如果BCD译码器的输出能驱动显示器件发光,将译码器中的十进制数显示出来, 这种译码器就是显示译码器。 显示译码器有好多种, 下面以控制发光二极管显示的译码电路为例, 讨论显示译码器的工作过程。图10-25所示为由发光二极管组成的七段显示器字型图及其接法。 ag七段是七个发光二极管, 有共阴极和共阳极两种接法。 共阴极接法时, 哪个管子的阳极接收到高电平, 哪个管子发光; 共阳极接法时, 哪个管子阴极接收到低电平, 哪个管子发光。 例如, 对共阴极接法, 当ag=1011011时, 显示数字“5”。,图 10-25发光二极管组成的七段显示器及其接
42、法 (a) 外形; (b) 共阳极接法; (c) 共阴极接法,74LS48是控制七段显示器显示的集成译码电路之一, 其引线排列图如图10-26所示。 A、 B、 C、 D为BCD码输入端, A为最高位, YaYg为输出端, 分别驱动七段显示器的ag输入端, 高电平触发显示, 可驱动共阴极发光二极管组成的七段显示器显示。 其它端为使能端。 74LS48的功能表如表10-12所示。 分析功能表与七段显示器的关系可知, 只有输入的二进制码是8421BCD码时, 才能显示09的十进制数字。 当输入的四位码不在8421BCD码内, 显示的字型就不是十进制数。,表 10.12 74LS48功能表,图 10
43、-26 74LS48引线排列图,74LS48的使能端的功能如下: (1) 消隐输入 。 当 时, 不论其它各使能端和输入端处于何种状态, YaYg均输出低电平, 显示器的七个字段全熄灭。 这个端子是个双功能端子, 既可作输入端子, 也可作输出端子。 作输入端子用时, 它是消隐输入 ; 作输出端子用时, 它是灭零输出 。(2) 灭零输出 。 为灭零输出。 当 =0, 输入ABCD=0000时, =0, 利用该灭零输出信号可将多位显示中的无用零熄灭.,10.8 D/A和A/D转换器 从模拟信号到数字信号的转换称模/数转换(又称A/D转 换), 完成A/D转换的电路称A/D转换器(简称ADC);从数
44、 字信号到模拟信号的转换称数/模转换(又称D/A转换), 完成D/A转换的电路称D/A转换器(简称DAC)。例如,要用计算机对生产过程进行实时控制,其控制过 程原理方框图如图10-27所示。可见,ADC和DAC是数字系统 和模拟系统相互联系的桥梁,是数字系统的重要组成部分。,图10-27 计算机对生产过程进行实时控制原理示意图,1. A/D转换器,集成DAC举例 DAC0832是常用的集成DAC,它是用CMOS工艺 制成的双列直插式单片八位DAC,可以直接与Z80、8080、8085、MCS51等微处理器相连接。其结构框图和管脚排 列图如图10-28所示。,图10-28 集成DAC0832,D
45、AC0832芯片上各管脚的 名称和功能说明如下: ,: 片选信号, 输入低电平有效。 ILE: 输入锁存允许信号, 输入高电平有效。 : 输入数据选通信号, 输入低电平有效。 : 数据传送选通信号, 输入低电平有效。 : 数据传送控制信号, 输入低电平有效。 D0D7:八位输入数据信号。 IOUT1:DAC输出电流1。此输出信号一般作为运算放 大器的一个差分输入信号(一般接反相端)。,VCC: 数字部分的电源输入端。 UCC可在+5V到+15V 范围内选取。 DGND: 数字电路地。 AGND: 模拟电路地。 结合图4-28(a)可以看出转换器进行各项功能时,对控制 信号电平的要求如表4.13所示。 DAC0832的使用有三种工作方式:双缓冲器型、单缓 冲器型和直通型。如图10-29所示。,图 8.6 DAC0832的三种工作方式 (a) 双缓冲器型; (b) 单缓冲器型; (c) 直通型,表 10.13,A/D转换是将模拟信号转换为数字信号。转换过程 通过取样、保持、量化和编码四个步骤完成。,图10-30 取样过程,图10-31 两种量化编码方法的比较,集成ADC举例,图10-32ADC0809 (a) 结构框图; (b) 管脚排列图,