1、常用电平标准的讨论（TTL ， ECL，PECL ，LVDS 、CMOS、CML, GTL, HSTL, SSTL）部分资料上说它们的逻辑标准,门限都是一样的,就是供电大小不同,这两种电平的区别就是这些么?是否 LVTTL 电平无法直接驱动 TTL 电路呢?另外,“因为 2.4V 与 5V 之间还有很大空闲，对改善噪声容限并没什么好处，又会白白增大系统功耗，还会影响速度。“ 中,关于改善噪声容限和系统功耗部分大家还有更深入的解释么?简单列个表把Voh Vol Vih Vil VccTTL 2.4 0.4 2.0 0.8 5CMOS 4.44 0.5 3.5 1.5 5LVTTL 2.4 0.4
2、 2.0 0.8 3.3LVCMOS 2.4 0.5 2.0 0.8 3.3SSTL_2 1.82 0.68 1.43 1.07 2.5根据上表所示，LVTTL 可以驱动 TTL，至于噪声，功耗问题小弟就不理解了，希望高手赐教！TTL 和 LVTTL 的转换电平是相同的, TTL 产生于 1970 年代初, 当时逻辑电路的电源电压标准只有 5V 一种, TTL 的高电平干扰容限比低电平干扰容限大. CMOS 在晚十几年后才形成规模生产, 转换电平是电源电压的一半. 1990 年代才产生了 3.3V/2.5V 等不同的电源标准, 于是重新设计了一部分 TTL 电路成为 LVTTL. LVTTLT
3、TL 和 LVTTL 的转换电平是相同的, TTL 产生于 1970 年代初, 当时逻辑电路的电源电压标准只有 5V 一种, TTL 的高电平干扰容限比低电平干扰容限大. CMOS 在晚十几年后才形成规模生产, 转换电平是电源电压的一半. 1990 年代才产生了 3.3V/2.5V 等不同的电源标准, 于是重新设计了一部分 TTL 电路成为 LVTTL.ECL 电路是射极耦合逻辑（Emitter Couple Logic）集成电路的简称 与 TTL 电路不同，ECL 电路的最大特点是其基本门电路工作在非饱和状态 所以，ECL 电路的最大优点是具有相当高的速度 这种电路的平均延迟时间可达几个毫微
4、秒甚至亚毫微秒数量级,这使得 ECL 集成电路在高速和超高速数字系统中充当无以匹敌的角色。 ECL 电路的逻辑摆幅较小（仅约 0.8V ，而 TTL 的逻辑摆幅约为 2.0V ），当电路从一种状态过渡到另一种状 态时，对寄生电容的充放电时间将减少，这也是 ECL 电路具有高开关速度的重要原因。但逻辑摆幅小，对抗干扰能力不利。由于单元门的开关管对是轮流导通的，对整个电路来讲没有“截止”状态，所以单元电路的功耗较大。从电路的逻辑功能来看， ECL 集成电路具有互补的输出，这意味着同时可以获得两种逻辑电平输出，这将大大简化逻辑系统的设计。ECL 集成电路的开关管对的发射极具有很大的反馈电阻，又是射极
5、跟随器输出，故这种电路具有很 高的输入阻抗和低的输出阻抗。射极跟随器输出同时还具有对逻辑信号的缓冲作用。在通用的电子器件设备中，TTL 和 CMOS 电路的应用非常广泛。但是面对现在系统日益复杂，传输的数据量越来越大，实时性要求越来越高，传输距离越来越长的发展趋势，掌握高速数据传输的逻辑电平知识和设计能力就显得更加迫切了。1. 几种常用高速逻辑电平1.1LVDS 电平LVDS（Low Voltage Differential Signal）即低电压差分信号，LVDS接口又称 RS644 总线接口，是 20 世纪 90 年代才出现的一种数据传输和接口技术。LVDS 的典型工作原理如图 1 所示。
6、最基本的 LVDS 器件就是 LVDS 驱动器和接收器。LVDS 的驱动器由驱动差分线对的电流源组成，电流通常为 3.5 mA。LVDS 接收器具有很高的输入阻抗，因此驱动器输出的大部分电流都流过100 的匹配电阻，并在接收器的输入端产生大约 350 mV 的电压。当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑“1”和逻辑“0” 状态。LVDS 技术在两个标准中被定义：ANSI/TIA/EIA644 (1995 年 11 月通过) 和 IEEE P1596.3 (1996 年 3 月通过)。这两个标准中都着重定义了LVDS 的电特性，包括： 低摆幅（约为 350 mV）。低电流驱
7、动模式意味着可实现高速传输。ANSI/TIA/EIA644 建议了 655 Mb/s 的最大速率和 1.923 Gb/s 的无失真通道上的理论极限速率。 低压摆幅。恒流源电流驱动，把输出电流限制到约为 3.5 mA 左右，使跳变期间的尖峰干扰最小，因而产生的功耗非常小。这允许集成电路密度的进一步提高，即提高了 PCB 板的效能，减少了成本。 具有相对较慢的边缘速率（dV/dt 约为 0.300 V/0.3 ns,即为 1 V/ns）,同时采用差分传输形式，使其信号噪声和 EMI 都大为减少，同时也具有较强的抗干扰能力。所以，LVDS 具有高速、超低功耗、低噪声和低成本的优良特性。LVDS 的应
8、用模式可以有四种形式： 单向点对点（point to point），这是典型的应用模式。 双向点对点（point to point），能通过一对双绞线实现双向的半双工通信。可以由标准的 LVDS 的驱动器和接收器构成；但更好的办法是采用总线LVDS 驱动器，即 BLVDS,这是为总线两端都接负载而设计的。 多分支形式(multidrop)，即一个驱动器连接多个接收器。当有相同的数据要传给多个负载时，可以采用这种应用形式。 多点结构（multipoint）。此时多点总线支持多个驱动器，也可以采用 BLVDS 驱动器。它可以提供双向的半双工通信，但是在任一时刻，只能有一个驱动器工作。因而发送的优先
9、权和总线的仲裁协议都需要依据不同的应用场合，选用不同的软件协议和硬件方案。为了支持 LVDS 的多点应用，即多分支结构和多点结构，2001 年新推出的多点低压差分信号（MLVDS）国际标准 ANSI/TIA/EIA 8992001，规定了用于多分支结构和多点结构的 MLVDS 器件的标准，目前已有一些 MLVDS 器件面世。LVDS 技术的应用领域也日渐普遍。在高速系统内部、系统背板互连和电缆传输应用中，驱动器、接收器、收发器、并串转换器/串并转换器以及其他LVDS 器件的应用正日益广泛。接口芯片供应商正推进 LVDS 作为下一代基础设施的基本构造模块，以支持手机基站、中心局交换设备以及网络主
10、机和计算机、工作站之间的互连。1.2ECL 电平ECL(EmitterCoupled Logic)即射极耦合逻辑，是带有射随输出结构的典型输入输出接口电路，如图 2 所示。 ECL 电路的最大特点是其基本门电路工作在非饱和状态，因此 ECL 又称为非饱和性逻辑。也正因为如此，ECL 电路的最大优点是具有相当高的速度。这种电路的平均延迟时间可达几个 ns 数量级甚至更少。传统的 ECL 以 VCC 为零电压，VEE 为-5.2 V 电源，VOH=VCC-0.9 V=-0.9 V，VOL=VCC-1.7 V=-1.7 V，所以 ECL 电路的逻辑摆幅较小（仅约 0.8 V）。当电路从一种状态过渡到
11、另一种状态时，对寄生电容的充放电时间将减少，这也是 ECL 电路具有高开关速度的重要原因。另外，ECL 电路是由一个差分对管和一对射随器组成的，所以输入阻抗大，输出阻抗小，驱动能力强，信号检测能力高，差分输出，抗共模干扰能力强；但是由于单元门的开关管对是轮流导通的，对整个电路来讲没有“ 截止” 状态，所以电路的功耗较大。如果省掉 ECL 电路中的负电源，采用正电源的系统(+5 V)，可将 VCC 接到正电源而 VEE 接到零点。这样的电平通常被称为 PECL（Positive Emitter Coupled Logic）。如果采用+3.3 V 供电，则称为 LVPECL。当然，此时高低电平的定
12、义也是不同的。它的电路如图 3、4 所示。其中，输出射随器工作在正电源范围内，其电流始终存在。这样有利于提高开关速度，而且标准的输出负载是接 50至 VCC-2 V 的电平上。在使用 PECL 电路时要注意加电源去耦电路，以免受噪声的干扰。输出采用交流耦合还是直流耦合，对负载网络的形式将会提出不同的需求。直流耦合的接口电路有两种工作模式：其一，对应于近距离传送的情况，采用发送端加到地偏置电阻，接收端加端接电阻模式；其二，对应于较远距离传送的情况，采用接收端通过电阻对提供截止电平 VTT 和 50 的匹配负载的模式。以上都有标准的工作模式可供参考，不必赘述。对于交流耦合的接口电路，也有一种标准工
13、作模式，即发送端加到地偏置电阻，耦合电容靠近发送端放置，接收端通过电阻对提供共模电平 VBB 和 50 的匹配负载的模式。PECL 是高速领域内一种十分重要的逻辑电路，它的优良特性使它广泛应用于高速计算机、高速计数器、数字通信系统、雷达、测量仪器和频率合成器等方面。 1.3CML 电平CML 电平是所有高速数据接口中最简单的一种。其输入和输出是匹配好的，减少了外围器件，适合于更高频段工作。它的输出结构如图 5 所示。CML 接口典型的输出电路是一个差分对形式。该差分对的集电极电阻为50 ，输出信号的高低电平切换是靠共发射极差分对的开关控制的。差分对的发射极到地的恒流源典型值为 16 mA。假定
14、 CML 的输出负载为一个 50 上拉电阻，则单端 CML 输出信号的摆幅为 VCCVCC-0.4 V。在这种情况下，差分输出信号摆幅为 800 mV。信号摆幅较小，所以功耗很低， CML 接口电平功耗低于 ECL 的 1/2，而且它的差分信号接口和 ECL、LVDS 电平具有类似的特点。CML 到 CML 之间的连接分两种情况：当收发两端的器件使用相同的电源时，CML 到 CML 可以采用直流耦合方式，不用加任何器件；当收发两端器件采用不同电源时，一般要考虑交流耦合， 中间加耦合电容（注意这时选用的耦合电容要足够大，以避免在较长连 0 或连 1 情况出现时，接收端差分电压变小）。但它也有些不
15、足，即由于自身驱动能力有限，CML 更适于芯片间较短距离的连接，而且 CML 接口实现方式不同用户间差异较大，所以现有器件提供CML 接口的数目还不是非常多。2 各种逻辑电平之间的比较和互连转化2.1 各种逻辑电平之间的比较这几种高速逻辑电平在目前都有应用，但它们在总线结构、功率消耗、传输速率、耦合方式等方面都各有特点。为了便于应用比较，现归纳以上三类电平各方面的特点，如表 1 所列。2.2 各种逻辑电平之间的互连这三类电平在互连时，首先要考虑的就是它们的电平大小和电平摆幅各不一样，必须使输出电平经过中间的电阻转换网络后落在输入电平的有效范围内。各种电平的摆幅比较如图 6 所示。 其次，电阻网
16、络要考虑到匹配问题。例如我们知道，当负载是 50 接到VCC-2 V 时，LVPECL 的输出性能是最优的，因此考虑的电阻网络应该与最优负载等效；LVDS 的输入差分阻抗为 100 ，或者每个单端到虚拟地为 50 ，该阻抗不提供直流通路，这里意味着 LVDS 输入交流阻抗与直流阻抗不等，电阻值的选取还必须根据直流或交流耦合的不同情况作不同的选取。另外，电阻网络还必须与传输线匹配。另一个问题是电阻网络需要在功耗和速度方面折中考虑：既允许电路在较高的速度下工作，又尽量不出现功耗过大。下面以图 7 所示的 LVPECL 到 LVDS 的直流耦合连接为例，来说明以上所讨论的原则。传输线阻抗匹配原则：Z
17、R1/(R2+R3)根据 LVPCEL 输出最优性能： 降低 LVPECL 摆幅以适应 LVDS 的输入范围：Gain=R3/(R2+R3)根据实际情况，选择满足以上约束条件的电阻值，例如当传输线特征阻抗为 50 时，可取 R1=120 ，R2=58 ，R3=20 即能完成互连。由于 LVDS 通常用作并联数据的传输，数据速率为 155 Mbps、622 Mbps 或 1.25 Gbps；而 CML 常用来做串行数据的传输，数据速率为 2.5 Gbps 或 10 Gbps。一般情况下，在传输系统中没有 CML 和 LVDS 的互连问题。结语本文粗浅地讨论了几种目前应用较多的高速电平技术。复杂高
18、速的通信系统背板，大屏幕平板显示系统，海量数据的实时传输等等都需要采用新高速电平技术。随着社会的发展，新高速电平技术必将得到越来越广泛的应用5V TTL 和 5V CMOS 逻辑电平是通用的逻辑电平。 3.3V 及以下的逻辑电平被称为低电压逻辑电平，常用的为 LVTTL 电平。 低电压的逻辑电平还有 2.5V 和 1.8V 两种。 ECL/PECL和 LVDS 是差分输入输出。 RS-422/485 和 RS-232 是串口的接口标准，RS-422/485 是差分输入 常用电平标准现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS4
19、85 等，还有一些速度比较高的 LVDS、GTL、PGTL、CML、HSTL、SSTL 等。下面简单介绍一下各自的供电电源、电平标准以及使用注意事项。TTL：Transistor-Transistor Logic 三极管结构。Vcc：5V；VOH=2.4V；VOL=2V；VIL=2.4V；VOL=2V；VIL=2.0V；VOL=1.7V；VIL=4.45V；VOL=3.5V；VIL=3.2V；VOL=2.0V；VIL=2V；VOL=1.7V；VIL=1.1V；VOL=0.85V；VIL=1.4V；VOL=1.2V；VIL=0.8VHSTL 是主要用于 QDR 存储器的一种电平标准：一般有VCC
20、IO=1.8V 和 VCCIO=1.5V。和上面的 GTL 相似，输入为输入为比较器结构，比较器一端接参考电平(VCCIO/2)，另一端接输入信号。对参考电平要求比较高(1%精度)。SSTL 主要用于 DDR 存储器。和 HSTL 基本相同。VCCIO=2.5V，输入为输入为比较器结构，比较器一端接参考电平1.25V，另一端接输入信号。对参考电平要求比较高(1%精度)。HSTL 和 SSTL 大多用在 300M 以下。RS232 采用12-15V 供电，我们电脑后面的串口即为 RS232 标准。+12V 表示 0，-12V 表示 1。可以用 MAX3232 等专用芯片转换，也可以用两个三极管加
21、一些外围电路进行反相和电压匹配。RS485 是一种差分结构，相对 RS232 有更高的抗干扰能力。传输距离可以达到上千米。差分信号 LVDS1 差分信号差分信号用一个数值来表示两个物理量之间的差异。从严格意义上讲，所有电压信号都是差分的，因为一个电压只能相对于另一个电压而言。在某些系统里，系统地被用作电压基准点。当地作为电压测量基准时，这种信号规划被称为单端的。使用该术语是因信号采用单个导体上的电压来表示的；另一方面，一个差分信号作用在两个导体上。信号值是两个导体间的电压差。尽管不是非常必要，这两个电压的平均值还是会经常保持一致。差分信号具有如下优点：（1）因为可以控制“基准”电压，所以很容易
22、识别小信号。从差分信号恢复的信号值在很大程度上与地的精确值无关，而在某一范围内。（2）它对外部电磁干扰（EMI）是高度免疫的。一个干扰源几乎相同程度地影响差分信号对的每一端。既然电压差异决定信号值，这样将忽视在两个导体上出现的任何同样干扰。（3）在一个单电源系统，能够从容精确地处理双极信号。为了处理单端、单电源系统的双极信号，必须在地与电源干线之间任意电压处（通常是中点）建立一个虚地。用高于虚地的电压表示正极信号，低于虚地的电压表示负极信号。必须把虚地正确分布到整个系统里。而对于差分信号，不需要这样一个虚地，这就使处理和传播双极信号有一个高逼真度，而无须依赖虚地的稳定性。LVDS、PECL、R
23、S-422 等标准都采取差分传输方式。2 LVDS 总线LVDS(Low Voltage Differential Signaling)是一种小振幅差分信号技术。LVDS 在两个标准中定义：1996 年 3 月通过的 IEEE P1596.3 主要面向SCI(Scalable Coherent Interface)，定义了 LVDS 的电特性，还定义了 SCI 协议中包交换时的编码；1995 年 11 月通过的 ANSI/EIA/EIA-644 主要定义了 LVDS的电特性，并建议 655Mbps 的最大速率和 1.923Gbps 的小失真理论极限速率。在两个标准中都指定了与传输介质无关的特性
24、。只要传输介质在指定的噪声容限和可允许时钟偏斜的范围内发送信号到接收器，接口都能正常工作。可用于服务器、可堆垒集线器、无线基站、ATM 交换机及高分辨率显示等，也可用于通信系统的设计。2.1 LVDS 工作原理 图 1 为 LVDS 的原理简图，其驱动器由一个恒流源（通常为 3.5mA）驱动一对差分信号线组成。在接收端有一个高的直流输入阻抗（几乎不会消耗电流），几乎全部的驱动电流将流经 100 的接收端电阻在接收器输入端产生约 350mV 的电压。当驱动状态反转时，流经电阻的电流方向改变，于是在接收端产生有效的“0”或“1”逻辑状态。2.2 LVDS 技术优势（1）高速度： LVDS 技术的恒
25、流源模式低摆幅输出意味着 LVDS 能高速切换数据。例如，对于点到点的连接，传输速率可达数百 Mbps。（2）高抗噪性能：噪声以共模方式在一对差分线上耦合出现，并在接收器中相减从而可消除噪声。这也是差分传输技术的共同特点。（3）低电压摆幅：使用非常低的幅度信号（约 350mV）通过一对差分 PCB 走线或平衡电缆传输数据。LVDS 的电压摆幅是 PECL 的一半，是 RS-422 的1/10；由于是低摆幅差分信号技术，其驱动和接收不依赖于供电电压，因此，LVDS 可应用于低电压系统中，如 5V、3.3V 甚至 2.5V。（4）低功耗：接收器端的 100 阻抗功率仅仅为 1.2mV。RS-422
26、 接收器端的100 阻抗功率为 90mV，是 LVDS 的 75 倍！LVDS 器件采用 CMOS 工艺制造，CMOS 工艺的静态功耗极小。LVDS 驱动器和接收器所需的静态电流大约是PECL/ECL 器件的 1/10。LVDS 驱动器采用恒流源驱动模式，这种设计可以减少 1cc 中的频率成分。从 1cc 与频率关系曲线图上可以看到在10MHz100MHz 之间，曲线比较平坦；而 TTL/CMOS 以及 GTL 接收器件的动态电流则随着频率地增加呈指数增长，因为功率是电流的二次函数，所以动态功耗将随着频率的提高而大幅度提高（见图 2）。 （5）低成本：LVDS 芯片是标准 CMOS 工艺实现技术，集成度高；接收端阻抗小，连线简单，节省了电阻电容等外围元件；低能耗；LVDS 总线串行传输数据，LVDS 芯片内部集成了串化器或解串器，与并行数据互联相比，节省了约 50%的电缆、接口及 PCB 制作成本。此外，由于连接关系大大简化，也节省了空间。（6）低噪声：由于两条信号线周围的电磁场相互抵消，故比单线信号传输电磁辐射小得多。恒流源驱动模式不易产生振铃和切换尖锋信号，进一步降低了噪声。
