1、 厦门大学博硕士论文摘要库厦门大学博硕士论文摘要库厦门大学博硕士论文摘要库摘要 I 摘要 随着消费电子产品向高性能、便携式应用的不断发展，要求其核心器件即系统芯片需要满足低功耗设计要求。 本文针对物联网应用项目的一款无线传感 SoC芯片设计进行分析，研究相应的低功耗设计及其可测性设计技术。 论文首先从 CMOS 集成电路功耗产生的原理出发， 阐述目前大规模集成电路低功耗设计的相关技术及其研究进展， 分别就基于电源管理与时钟管理两种低功耗设计的基本方法和技术路线进行具体介绍。 为了说明我们实现对无线传感 SoC低功耗设计的合理性和可靠性， 本文还介绍了基于扫描链结构的低功耗可测试性设计方法。最后
2、，我们在无线传感 SoC 原始设计的基础上，利用 0.18um 工艺库参考 UPF 低功耗设计流程完成了该 SoC 芯片的低功耗和可测试设计，并进行相应的分析和验证。论文工作的主要成果体现在： （ 1）通过芯片低功耗原理分析，建立基于时钟控制和电源控制的低功耗设计方法及技术流程，给出适合于传感器 SoC 芯片的低功耗设计解决方案，并设计出相应的功耗管理与控制电路模块。 （ 2）针对芯片低功耗设计有效性问题，给出基于内建自测试扫描链结构的可测性设计方案，并采用测试矢量优化技术实现芯片低功耗设计的分析验证。 （ 3）采用基于 UPF 的低功耗设计流程，完成传感器 SoC 芯片低功耗设计的验证、逻辑
3、综合和物理版图设计，使芯片功耗满足应用要求。 关键字 ：片上系统；低功耗设计；电源管理；时钟管理；可测性设计 厦门大学博硕士论文摘要库Abstract II ABSTRACT As the consumer electronics develop into high performance and portable applications, its required that the kernel device system-on-a-chip (SoC chip) should meet the demand of low-power design. This paper is aimed
4、 at the design of a kind of wireless sensing SoC of Internet of Things application project, analyze and study the corresponding low-power design and its design for testability technology. This paper starts from the theory of power consumption of the CMOS IC, states the present related technology and
5、 the research progress of the large scale integrated circuit low-power design, and describes specifically on the basic approach and technical route of low-power design based on power management and timer management separately. To illustrate that we have made the rationality and reliability of the lo
6、w power consumption of wireless sensing SoC a reality, this paper also describes the testable method of low power consumption based on scan chain structure. Finally, on the basis of original design of wireless sensing SoC, we use the 0.18um process database refer to the UPF low-power design flow to
7、accomplish the design for low power consumption and testability of the SoC chip, and do the related analyze and confirmation. The main achievements of this paper are stated below: （ 1） By analyzing the low power consumption theory of chips, build the low-power design and technique process based on t
8、he clock control and power control, put forward the low power consumption solution suited to sensing SoC , and design the circuit blocks of the power consumption control and management. （ 2） Aimed at the problems of effectiveness of low power consumption of chips, this paper proposes a testable proj
9、ect based on built-in self test scan chain structure, and completes the analyze and confirmation by the technology of the test vector optimization. （ 3） Do the test, logic synthesis and physical layout design using the low- power design process based on UPF, and make the chip meet the demand of appl
10、ication. Keywords: SoC;low-power design;power management;timer management;DFT厦门大学博硕士论文摘要库目录 III 目录 第一章绪论 1 1.1 研究背景及意义 1 1.2 关键技术及其研究进展 3 1.2.1 时钟管理低功耗技术. 3 1.2.2 电源管理低功耗技术. 5 1.2.3 低功耗设计可测性技术. 6 1.3 主要研究内容 7 1.4 章节安排 9 第二章 SoC 低功耗原理与设计方法 . 11 2.1 CMOS 集成电路功耗 11 2.1.1 动态功耗 11 2.1.2 静态功耗 13 2.2 低功耗电路
11、的设计方法 . 15 2.2.1 时钟管理技术 16 2.2.2 电源管理技术 18 2.3 低功耗验证设计与实现 . 20 2.3.1 设计验证 21 2.3.2 逻辑综合 23 2.3.3 物理实现 23 2.4 本章小结 . 24 第三章低功耗设计时钟管理技术 25 3.1 时钟管理技术 . 25 3.1.1 门控时钟技术 25 3.1.2 时钟关断技术 27 3.1.3 动态时钟频率可调技术 28 3.2 芯片的时钟管理方案设计 . 29 3.2.1 时钟管理方案设计 29 厦门大学博硕士论文摘要库目录 IV 3.2.2 时钟管理的验证 31 3.2.3 时钟管理的综合 33 3.3
12、实验结果与分析 . 36 3.4 本章小结 . 37 第四章低功耗设计电源管理技术 38 4.1 低功耗标准单元库 . 38 4.1.1 门控电源单元 38 4.1.2 电平转换单元 39 4.1.3 信号隔离单元 39 4.1.4 保持寄存器 40 4.2 芯片的电源管理方案设计 . 41 4.2.1 电源门控的实现 41 4.2.2 电源区域的划分 42 4.2.3 控制电路的设计 43 4.2.4 功耗意图的描述 44 4.3 芯片的电源管理方案的验证 . 47 4.3.1 功能验证 48 4.3.2 形式验证 51 4.4 实验结果与分析 . 53 4.5 本章小结 . 54 第五章低
13、功耗的可测性设计与实现 . 55 5.1 可测性设计的基本原理 . 55 5.1.1 芯片的测试功耗 55 5.1.2 内建自测电路结构 56 5.1.3 测试矢量生成 57 5.2 可测性设计的低功耗优化方法 . 58 5.2.1 门控测试电路节点 58 5.2.2 测试资源合理划分 59 5.2.3 测试矢量优化 61 厦门大学博硕士论文摘要库目录 V 5.3 低功耗的可测性设计实现 . 61 5.3.1 低功耗的扫描电路的设计 62 5.3.2 可测性扫描链设计的综合 63 5.3.3 可测性设计的功耗分析 66 5.4 本章小结 . 68 第六章传感 SoC 芯片的低功耗设计实现 .
14、69 6.1 低功耗的无线传感 SoC 设计 . 69 6.1.1 无线传感 SoC 架构 69 6.1.2 低功耗方案设计 71 6.2 低功耗设计的物理实现 . 73 6.2.1 基于 UPF 的逻辑综合 74 6.2.2 低功耗设计的布局布线 76 6.3 版图级的低功耗设计优化 . 85 6.4 本章小结 . 85 第七章总结与展望 87 7.1 工作总结 . 87 7.2 工作展望 . 88 参考文献 . 90 致谢 98 厦门大学博硕士论文摘要库Contents VI CONTENTS 1Introduction 1 1.1 Research Background and Mean
15、ing . 1 1.2 Key Technologies and DevelopmentAchievement 3 1.2.1 Clock ControllerforLow-powerTechnology . 3 1.2.2 Power Controller forLow-power Technology . 5 1.2.3 Testability for Low-power Design Technology 6 1.3 Main Research Contents 7 1.4 Chapter Arrangement 9 2 Principle and Design Method of Lo
16、w-power SoC . 11 2.1 Power Consumption of CMOS Integrated Circuit 11 2.1.1 Dynamic Power Consumption 11 2.1.2 Static Power Consumuption 13 2.2 Design Method for Low-power Circuits . 15 2.2.1 Clock Controller Technology 16 2.2.2 Power Controller Technology . 18 2.3 Low-power Design Verification and I
17、mplementation 20 2.3.1DesignVerification . 21 2.3.2 Logic Synthesis . 23 2.3.3 Physical Implemention 23 2.4 Summary 24 3Low-power Design with Clock Controller . 25 3.1 Clock ControllerTechnology 25 3.1.1 Clock Gating Technology . 25 3.1.2 Clock Switching Technology 27 3.1.3 Dynamic Clock Frequency T
18、unable Technology 28 3.2 Design of Chip Clock Controller 29 3.2.1 Clock Controller Design . 29 厦门大学博硕士论文摘要库Contents VII 3.2.2 Clock Controller Verification 31 3.2.3 Clock Controller Synthesis . 33 3.3 Experimental Results and Analysis . 36 3.4 Summary 37 4Low-power Design with Power ControllerTechno
19、logy . 38 4.1 Low-power Standard Cell Library 38 4.1.1 Power Gating Unit 38 4.1.2 Level Shifter Unit . 39 4.1.3 Signal Isolation Unit . 39 4.1.4 Retention register Unit 40 4.2 Design of Chip Power Controller 41 4.2.1 Implemention of Power Gating . 41 4.2.2 Division of Power Region . 42 4.2.3 Design
20、of Control Circuit 43 4.2.4 Description of the Power Inetent 44 4.3 Verification of Chip Power Controller 47 4.3.1 Function Verification 48 4.3.2 Formal Verification . 51 4.4 Experimental Results and Analysis . 53 4.5 Summary 54 5Design and Implementation of Low-power Testability . 55 5.1 Basic Prin
21、ciples of Design for Testability 55 5.1.1 Test Power of The Chip 55 5.1.2 BIST Circuit Structure 56 5.1.3 Automatic Test Pattern Generation . 57 5.2 Low-power Optimization for Testability Design 58 5.2.1 Gating Test Circuit Node 58 5.2.2 Test Resources Division 59 5.2.3 Test Vector Optimization. 61
22、厦门大学博硕士论文摘要库Contents VIII 5.3 Low-power Design for Testability 61 5.3.1 Low Power Scan Circuit Design . 62 5.3.2 Synthesis for Scan Chain Design of Testability 63 5.3.3 Analysis for Power Consumption of Testability Design . 66 5.4 Summary 68 6Implementiation of Low-power Design for Sensor SoC Chip 6
23、9 6.1 Design of Low Power Wireless Sensor SoC Chip . 69 6.1.1 Architecture of Wireless Sensor SoC 69 6.1.2 Project Design of Low-power Consumption 71 6.2 Physical Implementation of Low-power Design . 73 6.2.1 Logic Synthesis Based on UPF . 74 6.2.2 Layout of Low-power Design . 76 6.3 Low-power Optim
24、ization of Layout Design . 85 6.4 Summary 85 7Conclusions and Future Research 87 7.1 Conclusions 87 7.2 Future Research 88 References 90 Acknowlegement . 98 厦门大学博硕士论文摘要库第一章 绪论 1 第一章绪论 1.1 研究背景及意义 1958 年，仙童公司发明了世界上第一块集成电路，在此之后的几十年里，随着制造工艺的进步和设计集成度的提高。 尤其是在集成电路设计开始采用了硬件描述语言来设计、逻辑综合以及设计重用和定制 IP 技术的广泛运用
25、之后，集成电路遵循着摩尔定律（ Moores Law）以惊人的速度发展1。如今集成电路的设计已进入了超大规模集成电路（ VLSI）甚至超特大规模集成电路（ ULSI）时 代 。芯片制造的特征尺寸不断缩小，其器件延时越来越小2，这使得芯片的工作频率得到了大幅度的提升。但于此同时也使得芯片的功耗密度增大，导致了芯片工作时产生过高的功耗消耗，这就使得设计对芯片的封装和散热提出了更高的要求3，同时芯片的测试也变得更加困难4。因此，功耗已成为了继面积、速度之后的第三个集成电路设计优化中需要考虑的因素5。 目前， 集成电路的设计已向系统集成方向转变， 单个芯片上可集成微处理器、DSP、 USB、存储器等复
26、杂功能，片上系统（ System On a Chip）已成为集成电路设计的主流趋势。具有低功耗、小尺寸、系统功能丰富、高性能和低成本的 SoC芯片在高端和低端的产品应用中的需求越来越强烈6，尤其是在消费类电子产品如个人手提电脑、全球定位系统（ GPS） 、照相机和移动多媒体等等产品的运用中，具有更低功耗的芯片才能被广泛采用。 芯片的功耗随着工艺线宽的缩小和集成度的提高， 表 1.1 中列出了 ITRS（ The International Technology Roadmap for Semiconductors）对 CMOS 集成电路工艺的发展做了评估和预测7。从表格中可以看到，半导体工艺水
27、平不断提高使得芯片的集成度大幅度增加， 2009 年为 2212M 晶体管，而 2019 年将达到 35391M 晶体管。但是，芯片的功耗也在急增， 2011 年芯片的功耗会达到 161W，随后会有所降低，在 2017 年到 2019 年维持在 130W 左右，其原因就是工艺上得到了更好的优化和在芯片的设计中采用了低功耗技术。 表 1.1 芯片的工艺水平、规模和功耗的发展 厦门大学博硕士论文摘要库第一章绪论 2 2009 2011 2013 2015 2017 2019 Flash12Pitch（nm） 38 28 23 18 14.2 11.3 DRAM12 Pitch（nm） 52 40
28、32 25 20 15.9 DRAM 容量密度（Gb/cm2） 4.62 11.51 18.27 29.00 46.04 73.09工艺线宽12 Pitch（nm） 54 38 27 21 16.9 13.4 集成度（M trans./chip） 2212 4424 8848 8848 17696 35391功耗(W) 143 161 149 143 130 133 电路集成度逐年呈指数性的增长使 得单位面积上的电路越来越多8，在如此高密度的晶体管以很高的时钟速度开关时，功耗密度变得难以承受。特别是在工艺线宽进入深亚微米后，漏电功耗所占的比例将逐步扩大9，从 0.13um 开始逐渐明显，到 4
29、5nm 时将超过动态功耗，占总功耗的一半以上。同样 ITRS 做了如下表 1.2 所示的功耗与工艺的关系的分析和预测。 表 1.2 功耗与工艺的关系 90nm 65nm 45nm 动态功耗（per cm2） 1X 1.4X 2X 静态功耗（per cm2） 1X 2.5X 6.5X 总功耗（per cm2） 1X 2X 4X 微处理器芯片的功耗如今基本已达到 百瓦级，平均功耗密度达到了50-75W/cm2，局部的功耗会更高。绝大部分 功耗都会转化为热能，使芯片工作温度升高，加速硅失效，导致可靠性下降10，为了实现快速散热的要求又会导致封装和制冷成本提高，设备体积和重量增加11。无论是从应用需要
30、还是节能环保的角度考虑，功耗已经成为 VLSI 设计的一个焦点问题，设计具有低功耗的芯片已成为当今集成电路设计的重大挑战问题之一12。 越来越多的工程师和学者都关注到了集成电路的低功耗设计与研究当中。 低功耗技术的研究主要分为低功耗 EDA 软件和低功耗设计技术的研究13。 低功耗 EDA 软件研究主要来自三个方面： 功耗建模、 功耗测定及分析、 功耗优化。为了提高设计效率、缩短上市时间，当今的集成电路设计规模必须使用 EDA 工厦门大学博硕士论文摘要库第一章绪论 3 具才能很好地实现快速、高效的设计要求。现在著名的工具提供商都开始推出自己的低功耗全流程工具，如 Cadence、 Synops
31、ys 公司，一整套的流程工具为完成大规模的低功耗设计成为了可能，特别是不影响传统设计流程的 UPF（统一电源格式： Unified Power Format）与 CPF（通用功率格式： Common Power Format）专业格式的应用。本论文就是采用 Synopsys 的 EDA 工具和 UPF 来完成芯片的低功耗设计的整个流程； 低功耗设计技术的研究可以分为电路设计低功耗技术和电路测试低功耗技术。电路设计的低功耗技术主要有门控时钟、门控电源、时钟关断、动态电压频率可调整等。众所周知，在数字集成电路中的功耗主要是电路的工作电压和时钟频率引起的14， 通过对时钟和电源进行控制和管理是降低芯
32、片工作能耗的关键。因此，本文根据这些低功耗设计技术的特点将其归纳为基于时钟的低功耗技术和基于电源的低功耗技术来研究数字集成电路的低功耗设计方法。同时，随着集成电路设计的工艺尺寸的缩小和复杂度的增加，芯片在测试阶段产生大量的电路翻转，导致芯片产生较高的测试功耗，从而大大降低了芯片测试的可靠性和出厂成品率15。所以，低功耗的可测性设计技术也是目前集成电路芯片设计的重要研究课题。 1.2 关键技术及其研究进展 本文涉及到的关键技术主要有低功耗时钟管理 技术，低功耗电源管理技术，低功耗可测试性设计。本节分别讨论这三种关键技术及其研究现状。 1.2.1 时钟管理低功耗技术 目前的芯片设计以时序电路为主要
33、设计方法。而所谓的时序电路都是以主时钟的同步翻转进行操作。 为了保持时钟的同步翻转， 即到达所有寄存器时间相同，通常采用生长时钟树的方法来解决。 这些时钟树在数字集成电路中是需要消耗巨大的功耗的。在芯片工作中，某些电路在某些时间段的状态不发生变化，但是其时钟树仍然存在并消耗能量。为了解决这种时钟树上浪费的功耗问题，可以采取时钟进行管理的方法来解决。 时钟门控161728是目前使用最为普遍的低功耗设计方法。其设计原理是在时序电路的综合阶段，往电路中插入一些控制单元来控制电路的工作时钟。一般情厦门大学博硕士论文摘要库第一章绪论 4 况下，时钟门控单元是专门设计的低功耗库中的标准模块，如文献 19针
34、对低功耗的时钟管理技术设计了几种形式的时钟门控单元器件。 并且这些器件的插入是通过 EDA 工具自动完成的，设计时只需要对插入方式和器件类型进行设置。文献 20中采用多级时钟门控结构来减少时钟网络上的功率消耗，这种方法具有使用较少的门控单元获得较好的降低时钟活动率的优点，同时，还可以采用如文献21提出的采用时钟树分离和合并的算法来实现时钟树的优化，使得门控时钟技术能得到最理想的时钟控制效果。 在本文的时钟管理设计中即采用这种方式的时钟门控技术来实现芯片的低功耗时钟网络的设计。 考虑到本文中设计的芯片对其工作功耗的严格要求，采用门控时钟虽然大大减少电路中的时钟树上的功耗浪费，但部分的时钟树功耗依
35、然存在。因此，本文还结合如文献 22提出的时钟关断技术来降低芯片的功耗，采用该技术可以对芯片中处于空闲状态的电路的时钟关闭，进而彻底消除这部分电路的时钟功耗。文献 23在双核处理器中采用这种时钟关断技术来控制处理器的工作，当处理器空闲时，关闭主时钟让其进入休眠状态，并设计通过软件编程实现的处理器的中断唤醒休眠模式， 这种设计不但降低芯片的功耗而且还能节省因时钟管理控制电路的增加而需要额外的芯片面积。 在时钟低功耗技术中还有一种系统级24的时钟管理技术，动态频率可调整（ Dynamic Frequency Scaling）技术。文献 25提出了一种可根据处理器的工作量的大小动态调整处理器的工作时
36、钟频率， 采用这种方法使得芯片的时钟控制更加的灵活，降低的功耗效果也更加明显。但是其控制动态时钟调整的调度算法设计具有一定的设计难度，文献 26提出一种通过免疫激发算法和模糊逻辑算法来实现处理器时钟的动态控制， 这种算法对于高层次的电路的时钟管理控制设计具有很好的效果，但是这种算法只解决了控制的问题，而在时钟控制的实时性上存在会一定的延迟。文献 27提出采用一种影子寄存器（ Shadow Register）实时跟踪检测电路可能存在的空闲时间点来达到快速的时钟频率的调整， 但是这种方法却增加了不少额外的电路面积。 考虑到本文中的芯片具有高速和低速两种时钟输入，因此，在时钟管理设计中我们将两个时钟
37、设定为都可作为芯片的主时钟，通过时钟控制模块的实时控制实现两种时钟的切换。 厦门大学博硕士论文摘要库第一章绪论 5 1.2.2 电源管理低功耗技术 CMOS 电路的供电电压对其工作功耗有很大的影响28，在大规模集成电路芯片上，高功耗密度将导致芯片出现噪声和电压降等问题。尤其是当设计进入深亚微米工艺后，芯片的功耗密度情况变得越来越恶劣，采用电源管理技术控制电路功耗已成为当前芯片的低功耗设计29中最重要的方法之一。 门控电源技术是电源管理最常用且最有效的低 功耗技术，它具有许多优点，如文献 30提出了使用门控电源技术来降低多核处理器的功耗以及文献 31中采用分布式唤醒方式来实现轻量级的嵌入式系统的
38、低功耗设计；文献 32中采用的一种细粒度的自适应的门控电源技术还减小了芯片的噪声影响；文献 33还提出采用异步逻辑电路控制门控单元实现电路低功耗设计。 这些不同方式的门控电源技术的设计思路只考虑到关闭电源的方法，电源的关闭意味着电路内部信息的丢失， 必须采取其它措施来弥补电路掉电对电路的影响。一般所采用的方法是将芯片内部电路信息在掉电之前用存储器保存起来，上电后再将信息回读或者直接上电复位。这就使得芯片的工作效率下降，这在高速电路的设计中是不能容忍的。因此许多文献还研究和提出了几种新的方法，如多电压设计技术和动态电压可调整技术。文献 34中提出了采用在图像传感器中根据图像采集过程中方差的大小来
39、选择两种不同电源供电的方式来降低芯片的功耗，这种方法要求外部提供两个不同的电源，这就使得该方法有一定的局限性。而动态电压调整技术可以解决这个问题， 它是目前电源管理技术中比较先进的低功耗技术，该技术实现的方式可以比较灵活，甚至可以结合软件从更高层次上降低芯片甚至操作系统的功耗35。文献 36针对多媒体应用处理器对低功率损耗的要求，提出了采用基于自适应动态电压频率可调的电源管理技术，采用自适应的电源控制算法来对对称结构的多核处理器进行低功耗处理。 在实际应用中该技术还结合动态时钟可调整技术可实现灵活地降低电路功耗。但动态电压可调需要DC-DC 电路的支持，并且设计复杂度大大增加，因此该技术一般只
40、在高端、高速的芯片的低功耗设计中运用得比较广泛。 本文因其设计是面向低成本的低功耗设计，所以本设计采用普通的电源关断技术，并结合信号保持和信号隔离37技术来实现该电源管理技术。 厦门大学博硕士论文摘要库Degree papers are in the “Xiamen University Electronic Theses and Dissertations Database”. Fulltexts are available in the following ways: 1. If your library is a CALIS member libraries, please log on http:/ and submitrequests online, or consult the interlibrary loan department in your library. 2. For users of non-CALIS member libraries, please mail to for delivery details.厦门大学博硕士论文摘要库
