1、AXI 总线协议资料整理第一部分：1、 AXI 简介： AXI（Advanced eXtensible Interface ）是一种总线协议，该协议是 ARM 公司提出的 AMBA（Advanced Microcontroller Bus Architecture）3.0 协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持显著传输访问和乱序访问，并更加容易就行时序收敛。AXI 是 AMBA 中一个新的高性能协议。 AXI 技术丰富了现有的 AMBA 标准内容，满足
2、超高性能和复杂的片上系统（ SoC）设计的需求。2、 AXI 特点： 单向通道体系结构。信息流只以单方向传输，简化时钟域间的桥接，减少门数量。当信号经过复杂的片上系统时，减少延时。 支持多项数据交换。通过并行执行猝发操作，极大地提高了数据吞吐能力，可在更短的时间内完成任务，在满足高性能要求的同时，又减少了功耗。 独立的地址和数据通道。地址和数据通道分开，能对每一个通道进行单独优化，可以根据需要控制时序通道，将时钟频率提到最高，并将延时降到最低。第二部分：本部分对 AXI1.0 协议的各章进行整理。第一章本章主要介绍 AXI 协议和 AXI 协议定义的基础事务。1、 AXI 总线共有 5 个通道
3、分别是 read address channel、 write address channel 、 read data channel 、 write data channel、 write response channel。每一个 AXI 传输通道都是单方向的。2、 每一个事务都有地址和控制信息在地址通道（address channel ）中，用来描述被传输数据的性质。3、 读事务的结构图如下：4、 写事务的结构图如下：5、 这 5 条独立的通道都包含一个信息信号和一个双路的 VALD、READY 握手机制。6、 信息源通过 VALID 信号来指示通道中的数据和控制信息什么时候有效。目地源用
4、 READY 信号来表示何时能够接收数据。读数据和写数据通道都包括一个 LAST 信号，用来指明一个事物传输的最后一个数据。7、 读和写事务都有他们自己的地址通道，这地址通道携带着传输事务所必须的地址和信息。8、 读数据通道传送着从设备到主机的读数据和读响应信息。读响应信息指明读事务的完成状态。9、 写数据通路传送着主机向设备的写数据。每八个数据都会有一个 byte lane ，用来指明数据总线上面的哪些 byte 有效。写响应通道提供了设备响应写事务的一种方式。这完成信号每一次突发式读写会产生一个。10、 主机和设备的接口和互联图如下：11、 传输地址信息和数据都是在 VALID 和 REA
5、DY 同时为高时有效。12、 突发式读的时序图如下：当地址出现在地址总线后，传输的数据将出现在读数据通道上。设备保持VALID 为低直到读数据有效。为了表明一次突发式读写的完成，设备用RLAST 信号来表示最后一个被传输的数据。13、 重叠突发式读时序图如下：设备会在第一次突发式读完成后处理第二次突发式读数据。也就意味着，主机一开始传送了两个地址给设备。设备在完全处理完第一个地址的数据之后才开始处理第二个地址的数据。14、 突发式写时序图如下：这一过程的开始时，主机发送地址和控制信息到写地址通道中，然后主机发送每一个写数据到写数据通道中。当主机发送最后一个数据时，WLAST 信号就变为高。当设
6、备接收完所有数据之后他将一个写响应发送回主机来表明写事务完成。15、 AXI 协议支持乱序传输。他给每一个通过接口的事务一个 IDtag。协议要求相同 ID tag 的事务必须有序完成，而不同 ID tag 可以乱序完成。第二章本章主要介绍一些信号描述，其中包括全局信号、写地址通道信号、写数据通道信号、写响应通道信号、读地址通道信号、读数据通道信号、低功耗接口信号。本章的所有表都是以 32 位的数据总线、4 位的写数据闸门、4 位的 ID段。1、全局信号信号 源 描述ACLK Clock source 全局时钟信号ARESETn Reset source 全局复位信号，低电平有效2、写地址通道
7、信号信号 源 描述AWID3:0 主机 写地址 ID，这个信号是写地址信号组的 ID tag。AWADDR31:0 主机 写地址。AWLEN3:0 主机 突发式写的长度。此长度决定突发式写所传输的数据的个数。AWSIZE2:0 主机 突发式写的大小。AWBURST1:0 主机 突发式写的类型。AWLOCK1:0 主机 锁类型。AWCACHE3:0 主机 Cache 类型。这信号指明事务的bufferable、cacheable 、write-through、write-back、allocate attributes 信息。AWPROT2:0 主机 保护类型。AWVALID 主机 写地址有效。
8、1 = 地址和控制信息有效0 = 地址和控制信息无效这个信号会一直保持，直到 AWREADY 变为高。AWREADY 设备 写地址准备好。这个信号用来指明设备已经准备好接受地址和控制信息了。1 = 设备准备好0 = 设备没准备好3、写数据通道信号信号 源 描述WID3:0 主机 写 ID tag，WID 的值必须与 AWID 的值匹配WDATA31:0 主机 写的数据。WSTRB3:0 主机 写阀门。WSTRBn标示的区间为 WDATA(8*n)+7:(8*n)WLAST 主机 写的最后一个数据。WVALID 主机 写有效1 = 写数据和阀门有效0 = 写数据和阀门无效WREADY 设备 写就
9、绪。指明设备已经准备好接受数据了1 = 设备就绪0 = 设备未就绪4、写响应通道信号信号 源 描述BID3:0 设备 响应 ID ， 这个数值必须与 AWID 的数值匹配。BRESP1:0 设备 写响应。这个信号指明写事务的状态。可能有的响应：OKAY、EXOKAY 、SLVERR、DECERR。BVALID 设备 写响应有效。1 = 写响应有效0 = 写响应无效BREADY 主机 接受响应就绪。该信号表示主机已经能够接受响应信息。1 = 主机就绪0 = 主机未就绪5、读地址通道信号信号 源 描述ARID3:0 主机 读地址 ID。ARADDR31:0 主机 读地址。ARLEN3:0 主机 突
10、发式读长度。ARSIZE2:0 主机 突发式读大小。ARBURST1:0 主机 突发式读类型。ARLOCK1:0 主机 锁类型。ARCACHE3:0 主机 Cache 类型。ARPROT2:0 主机 保护类型。ARVALID 主机 读地址有效。信号一直保持，直到 ARREADY 为高。1 = 地址和控制信息有效0 = 地址和控制信息无效ARREADY 设备 读地址就绪。指明设备已经准备好接受数据了。1 = 设备就绪0 = 设备未就绪6、读数据通道信号信号 源 描述RID3:0 设备 读 ID tag。RID 的数值必须与 ARID 的数值匹配。RDATA31:0 设备 读数据。RRESP1:0
11、 设备 读响应。这个信号指明读传输的状态：OKAY、EXOKAY 、SLVERR、DECERR。RLAST 设备 读事务传送的最后一个数据。RVALID 设备 读数据有效。1 = 读数据有效。0 = 读数据无效。 RREADY 主机 读数据就绪。1 = 主机就绪0 = 主机未就绪7、低功耗接口信号信号 源 描述CSYSREQ CLOCK controller 系统低功耗请求。此信号来自系统时钟控制器，使外围设备进入低功耗状态。CSYSACK 外围设备 低功耗请求应答。CACTIVE 外围设备 Clock active 1 = 外围设备时钟请求0 = 外围设备时钟无请求第三章本章介绍主机/设备之
12、间的握手过程以及 READY 和 VALD 握手信号的关系以及默认值。1、全部 5 个通道使用相同的 VALID/READY 握手机制传输数据及控制信息。传输源产生 VLAID 信号来指明何时数据或控制信息有效。而目地源产生READY 信号来指明已经准备好接受数据或控制信息。传输发生在 VALID 和READY 信号同时为高的时候。VALID 和 READY 信号的出现有三种关系。（1） VALID 先变高 READY 后变高。时序图如下：在箭头处信息传输发生。（2） READY 先变高 VALID 后变高。时序图如下：同样在箭头处信息传输发生。（3） VALID 和 READY 信号同时变高
13、。时序图如下：在这种情况下，信息传输立马发生，如图箭头处指明信息传输发生。2、通道之间的关系地址、读、写和写响应通道之间的关系是灵活的。例如，写数据可以出现在接口上早于与其相关联的写地址。也有可能写数据与写地址在一个周期中出现。两种关系必须被保持：（1）读数据必须总是跟在与其数据相关联的地址之后。（2）写响应必须总是跟在与其相关联的写事务的最后出现。3、通道握手信号之间的依赖性读事务握手依赖关系如图：（1）设备可以在 ARVALID 出现的时候在给出 ARREADY 信号，也可以先给出 ARREADY 信号，再等待 ARVALID 信号。（2）但是设备必须等待 ARVALID 和 ARREAD
14、Y 信号都有效才能给出RVALID 信号，开始数据传输。写事务握手依赖关系如图：（1）主机必须不能够等待设备先给出 AWREADY 或 WREADY 信号信号后再给出信号 AWVALID 或 WVLAID。（2）设备可以等待信号 AWVALID 或 WVALID 信号有效或者两个都有效之后再给出 AWREADY 信号。（3）设备可以等待 AWVALID 或 WVALID 信号有效或者两个信号都有效之后再给出 WREADY 信号。第四章本章主要介绍 AXI 突发式读写的类型和在一次突发式读写事务内如何计算地址和 byte lanes。1、 突发式读写的地址必须以 4KB 对齐。2、 信号 AWL
15、EN 或信号 ARLEN 指定每一次突发式读写所传输的数据的个数。具体信息如下图：3、 ARSIZE 信号或 AWSIZE 信号指定每一个时钟节拍所传输的数据的最大位数。具体信息如下图：需要注意的是任何传输的 SIZE 都不能超过数据总线的宽度。4、 AXI 协议定义了三种突发式读写的类型：固定式的突发读写、增值式突发读写、包装式突发读写。用信号 ARBURST 或 AWBURST 来选择突发式读写的类型。具体信息如下图：（1）固定式突发读写是指地址是固定的，每一次传输的地址都不变。这样的突发式读写是重复的对一个相同的位置进行存取。例如 FIFO。（2）增值式突发读写是指每一次读写的地址都比上
16、一次的地址增加一个固定的值。（3）包装式突发读写跟增值式突发读写类似。包装式突发读写的地址是包数据的低地址当到达一个包边界。包装式突发读写有两个限制：起始地址必须以传输的 size 对齐。 1突发式读写的长度必须是 2、4、8 或者 16。 25、关于一些地址的计算公式。Start_Address 主机发送的起始地址Number_Bytes 每一次数据传输所能传输的数据 byte 的最大数量Data_Bus_Bytes 数据总线上面 byte lanes 的数量Aligned_Address 对齐版本的起始地址Burst_Length 一次突发式读写所传输的数据的个数Address_N 每一次
17、突发式读写所传输的地址数量，范围是 2-16Wrap_Boundary 包装式突发读写的最低地址Lower_Byte_Lane 传输的最低地址的 byte laneUpper_Byte_Lane 传输的最高地址的 byte laneINT(x) 对 x 进行向下取整下面是计算公式：Start_Address = ADDRNumber_Bytes = 2SIZEBurst_Length = LEN + 1Aligned_Address = (INT(Start_Address / Number_Bytes) ) x Number_BytesAddress_1 = Start_AddressAdd
18、ress_N = Aligned_Address + (N 1) x Number_BytesWrap_Boundary = (INT(Start_Address / (Number_Bytes x Burst_Length)x (Number_Bytes x Burst_Length)如果有 Address_N = Wrap_Boundary + (Number_Bytes x Burst_Length)，则后面的公式成立 Address_N = Wrap_Boundary。第一次突发式读写：Lower_Byte_Lane = Start_Address - (INT(Start_Addre
19、ss / Data_Bus_Bytes)x Data_Bus_BytesUpper_Byte_Lane = Aligned_Address + (Number_Bytes - 1) -(INT(Start_Address / Data_Bus_Bytes) x Data_Bus_Bytes除了第一次读写之后的读写：Lower_Byte_Lane = Address_N (INT(Address_N / Data_Bus_Bytes)x Data_Bus_BytesUpper_Byte_Lane = Lower_Byte_Lane + Number_Bytes 1DATA(8 x Upper_B
20、yte_Lane) + 7 : (8 x Lower_Byte_Lane)。第五章本章描述了 AXI 协议支持的系统级的 Cache 和保护单元。1、ARCACHE3:0和 AWCACHE3:0的编码如下图：在一些情况下，信号 AWACAHE 可以用来确定哪个部件来提供写响应。如果写事务被指定为 bufferable ，那么他接受来自桥或者系统级的 cache 提供的写响应。如果事务被指定为 non-bufferable，那么写响应必须有最终目的源提供。2、AWPROT 或者 ARPROT 信号提供三种级别的存取保护：（1） 正常存取或者特权存取， ARPROT0 和 AWPROT0（2） 安
21、全性存取或者没有安全性存取， ARPROT1 和 AWPROT1（3） 指令存取或者数据存取 ARPROT2 和 AWPROT2信号 ARPROT2:0 和 信号 AWPROT2:0的编码如下图：第六章本章描述了 AXI 协议工具的独占式存取和锁存取机制。1、当对自动存取时能之后，可以通过信号 ARLOCK1:0或信号 AWLOCK1:0来配置独占式存取和锁存取。编码如下图：我们通过信号 ARLOCK1:0或 AWLOCK1:0来选择独占式存取，用信号RRESP1:0或 BRESP1:0来指明独占式存取的成功与否。2、主机在请求独占式存取时，设备会返回两个响应分别是 EXOKAY 和OKAY。
22、EXOKAY 是指设备支持独占式存取，而 OKAY 是指设备不支持独占式存取。 、3、如果一个设备不支持独占式存取，可以忽略信号 ARLOCK1:0和AWLOCK1:0。他必须提供 OKAY 响应对正常式存取和独占式存取。如果一个设备要支持独占式存取则必须有硬件监视器。4、通过信号 ARLOCK1:0或信号 AWLOCK1:0对事务加锁，需要确定只允许主机存取设备区域直到一个未加锁的事务从同一个主机完成。此处推荐锁存取只用来支持 legacy devices。5、推荐遵循下面两天建议，但是不强制：（1） 保持所有锁事务序列都在相同的 4KB 地址区域内。（2） 限制用琐事务序列对两个事务加锁。
23、第七章本章描述了 AXI 读写事务的四个设备响应。1、AXI 协议对读事务和写事务都有响应。对于读事务，读响应与读数据一起发送给主机，而写事务将写响应通过写响应通道传送。AXI 协议的响应类型有OKAY、EXOKAY 、SLVERR、DECERR。2、通过信号 RRESP1:0和 BRESP1:0来编码响应信号，具体如下图：协议规定请求的需要传输的数据数量必须被执行，即使有错误报告。在一次突发式读写的剩余数据不会被取消传输，即使有单个错误报告。3、AXI 协议的四种响应类型：正常存取成功、独占式存取、设备错误、译码错误。AXI 协议要求，在一个传输事务中的所有数据必须传输完成，即使有错误状态发
24、生。第八章本章描述 AXI 协议用事务 ID tags 来处理多地址和乱序传输。1、下面介绍 5 中事务 IDs：（1）AWID 这个 ID tag 是写地址群组信号。（2）WID 这个是写 ID tag 在写事务中，与写数据在一起，主机传送一个WID 去匹配与地址相一致的 AWID。（3）BID 这个 ID tag 是写响应事务中。设备会传送 BID 去匹配与 AWID和 WID 相一致的事务。（4）ARID 这个 ID tag 是读地址群组信号。（5）RID 这个 ID tag 是在读事务中。设备传送 RID 去匹配与 ARID 相一致的事务。2、主机可以使用一个事务的 ARID 或者 A
25、WID 段提供的附加信息排序主机的需要。事务序列规则如下：（1） 从不同主机传输的事务没有先后顺序限制。他们可以以任意顺序完成。（2） 从同一个主机传输的不同 ID 事务，也没有先后顺序限制。他们可以以任意顺序完成。（3） 相同数值的 AWID 写事务数据序列必须按照顺序依次写入主机发送的地址内。（4） 相同数值的 ARID 读事务数据序列必须遵循下面的顺序：当从相同设备读相同的 ARID 时，设备必须确保读数据按照相同的地址顺序 1接受。当从不同的设备读相同的 ARID 时，接口处必须确保读数据按照主机发送的 2相同的地址顺序。（5） 在相同的 AWID 和 ARID 的读事务和写事务之间没
26、有先后顺序限制。如果主机要求有顺序限制，那么必须确保第一次事务完全完成后才开始执行第二个事务。3、当一个主机接口与 interconnect 相连时，interconnect 会在信号ARID、AWID、WID 段添加一位，每一个主机端口都是独一无二的。这样做有两个影响：（1）主机不需要去知道其他主机的 ID 数值，因为 interconnect 是 ID 值是唯一的，当将主机 number 添加到段中。（2）在设备接口处的 ID 段的宽度要比主机接口处的 ID 段宽。对于读数据，interconnect 附加一位到 RID 段中，用来判断哪个主机端口读取数据。Interconnect 会移除
27、 RID 段中的这一位在将 RID 的值送往正确的主机端口之前。第九章本章描述了 AXI 读写数据总线传输的不同大小和接口如何用字节不变endian 去握手混合 endian 传输。1、Narrow 传输，当主机产生的数据宽度小于数据总线宽度时，地址和控制信息决定哪一个 byte lanes 为有效的数据。下面是两个应用 byte lanes 的例子：Example 1：Example 2：2、下面是一个数据不变性存取需求的数据结构的例子。他包含头信息，例如source、destination identifiers 这些信息是采用 little-endian 格式，但是 payload是 b
28、ig-endian 字节流，具体情况如下图：数据不变性确保在数据结构中 little-endian 存取头信息的部分不会破坏其他 big-endian 数据。第十章本章描述 AXI 协议不对齐握手传输。1、AXI 协议允许主机使用低阶地址行去标示一个不对齐的起始地址在突发读写中。低阶地址行的信息必须包含 byte lane strobes 信息。2、下面是几个例子来表明数据以对齐或者不对齐的地址为起始地址，分别在32 位和 64 位数据总线上面传输的情况。其中暗色的框表示没有传输的数据。第十一章本章主要描述 AXI 时钟和复位信号的时序。1、在复位期间，以下接口必须遵循：（1）主机接口必须将
29、ARVALID、AWVALID、WVALID 信号置低。（2）设备接口必须将 RVALID、BVALID 信号置低。（3）所有其它信号可以为任意值。2、主机接口必须开始将 ARVALID、AWVLAID 或 WVALID 置高仅仅在ARESETn 信号变高后的 ACK 的第一个上升沿。具体情况如下图：第十二章本章主要描述 AXI 协议在进入和离开低功耗状态期间的时钟控制接口。1、低功耗时钟控制接口包括下面两个信号：（1） 来自外围设备的信号，用于指明什么时候时钟使能能或者禁能。（2） 两个握手信号用于系统时钟控制器请求退出或者进入低功耗状态。2、时钟控制接口的一个主要信号时 CACTIVE，外
30、围设备用这个信号来指明请求时钟使能。外围设备置 CACTIVE 有效去请求时钟，系统时钟控制器必须马上使能时钟。如果外围设备将 CACTIVE 置为无效，则系统时钟控制器将自己决定是否使能或者禁能外围设备时钟。3、AXI 协议提供双线 request/acknowledge 握手来支持请求：（1）CSYSREQ 当外围设备请求进入低功耗状态时，系统时钟控制器将CSYSREQ 置低，平时 CSYSREQ 都是置高的。（2）CSYSACK 外围设备用 CSYSACK 信号作为进入低功耗状态和离开低功耗状态的应答信号。下面是 CSYSREQ 和 CSYSACK 信号之间的时序图：系统时钟控制器在 T1 时刻发出请求，外围设备在 T2 时刻给予应答，此时进入低功耗状态。在 T3 时刻，CSYSREQ 变高，请求离开低功耗状态，在 T4 时刻得到应答，此时离开低功耗状态进入正常模式。4、外围设备可以选择接受请求也可以选择不接受请求。主要通过信号CACTIVE 来决定。接受请求的情况：不接受请求的情况：5、既可以通过系统也可以通过外围设备来退出低功耗状态。只要置信号CACTIVE 和 CSYSREQ 这两个信号中的一个为高就可以退出低功耗模式。而系统可以通过置 CSYSREQ 为高来退出低功耗模式。6、时钟控制框图如下：
