1、_计算机_学院_专业_班_组、学号_姓名_协作者_ 教师评定_实验题目_基于 Libero 的数字逻辑设计仿真及验证实验 _1、 熟悉 EDA 工具的使用；仿真基本门电路。2、 仿真组合逻辑电路。3、 仿真时序逻辑电路。4、 基本门电路、组合电路和时序电路的程序烧录及验证。5、 数字逻辑综合设计仿真及验证。1实验报告1、基本门电路一、实验目的1、了解基于 Verilog 的基本门电路的设计及其验证。2、熟悉利用 EDA 工具进行设计及仿真的流程。3、学习针对实际门电路芯片74HC00、74HC02、74HC04、74HC08、74HC32 、74HC86 进行 VerilogHDL 设计的方法
2、。二、实验环境Libero 仿真软件。三、实验内容1、掌握 Libero 软件的使用方法。2、进行针对 74 系列基本门电路的设计，并完成相应的仿真实验。3、参考教材中相应章节的设计代码、测试平台代码（可自行编程） ，完成74HC00、74HC02、74HC04、74HC08、74HC32 、74HC86 相应的设计、综合及仿真。4、提交针对 74HC00、74HC02、74HC04、74HC08、74HC32 、74HC86 （任选一个）的综合结果，以及相应的仿真结果。四、实验结果和数据处理1、所有模块及测试平台代码清单/74HC00 代码 -与非/ 74HC00.vmodule HC00(
3、A,B,Y);input 4:1A,B;output 4:1Y;assign Y=(A/与非endmodule/74HC00 测试平台代码/ testbench.v2timescale 1ns/1nsmodule testbench();reg 4:1a,b;wire 4:1y;HC00 u1(a,b,y);initialbegina=4b0000;b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;#10a=4b1111;b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;endendmodule/74HC02 代码-或非/ 74HC02.vmodul
4、e HC02(A,B,Y);input 4:1A,B;output 4:1Y;assign Y=(A|B);/或非endmodule/74HC02 测试平台代码timescale 1ns/1nsmodule test02();reg 4:1a,b;wire 4:1y;HC02 u2(a,b,y);initialbegina=4b0000; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;#10a=4b1111; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;3endendmodule/74HC04 代码 -非module HC04(A,Y);i
5、nput 6:1A;output 6:1Y;assign Y=A;/非endmodule/74HC04 测试平台代码timescale 1ns/1nsmodule test04();reg 6:1a;wire 6:1y;HC04 u4(a,y);initialbegina=6b000001; #10 b=b1;#10 b=b1;#10 b=b1;#10 b=b1;#10 b=b1;endendmodule/74HC08 代码 -与module HC08(A,B,Y);input 4:1A,B;output 4:1Y;assign Y=A/与endmodule/74HC08 测试平台代码time
6、scale 1ns/1nsmodule test08();reg 4:1a,b;wire 4:1y;HC08 u8(a,b,y);initialbegina=4b0000; b=4b0001;#10 b=b1;#10 b=b1;4#10 b=b1;#10a=4b1111; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;endendmodule/74HC32 代码 -或module HC32(A,B,Y);input 4:1A,B;output 4:1Y;assign Y=A|B;/或endmodule/74HC32 测试平台代码timescale 1ns/1nsmod
7、ule test32();reg 4:1a,b;wire 4:1y;HC32 u32(a,b,y);initialbegina=4b0000; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;#10a=4b1111; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;endendmodule/74HC86 代码 -异或module HC86(A,B,Y);input 4:1A,B;output 4:1Y;assign Y=A/异或endmodule/74HC86 测试平台代码timescale 1ns/1ns5module test86();reg
8、 4:1a,b;wire 4:1y;HC86 u86(a,b,y);initialbegina=4b0000; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;#10a=4b1111; b=4b0001;#10 b=b1;#10 b=b1;#10 b=b1;endendmodule2、第一次仿真结果（任选一个门，请注明，插入截图，下同） 。 （将波形窗口背景设为白色，调整窗口至合适大小，使波形能完整显示，对窗口截图。后面实验中的仿真使用相同方法处理）3、综合结果（截图） 。 （将相关窗口调至合适大小，使 RTL 图能完整显示，对窗口截图，后面实验中的综合使用相同方法处理）64、第二次仿真结果（综合后） （截图） 。回答输出信号是否有延迟，延迟时间约为多少？延迟时间为 300ps。5、第三次仿真结果（布局布线后） （截图） 。回答输出信号是否有延迟，延迟时间约为多少？分析是否有出现竞争冒险。延迟时间为 4900ps。由于信号输出经过或门和与门两个门电路，所以输入信号改变时，会有输出延迟，出现了竞争冒险。7
