1、结合 HSPICE 模型与 IBIS-AMI 模型进行高速串行通道仿真的新方法逯永广 张涛 (联想科技 是德科技 EDA )luyg3L; tao_摘 要 IBIS-AMI模型是高速电路信号完整性分析中常用的一种芯片行为模型。 很多芯片厂商也提供HSPICE模型并结合 Verilog-A语言描述均衡行为。 在过去， 这两种模型很难同时放在一个链路中进行完整的链路性能分析。 本文介绍了一种将 HSPICE模型与 IBIS-AMI模型进行联合仿真的方法，解决了这一难题。 这种新方法用于 SATA3链路的性能分析， 并与测试结果和仿真结果进行了实际比对分析，实现了两者较好的吻合。关键词 IBIS-A
2、MI，SATA，ADS，HSPICEA New Approach of SerDes Channel Simulation with HSPICE( include Verilog-A ) & IBIS AMI ModelsLU Yongguang, ZHANG TaoLenovo Technologies, Keysight Technologies EDAAbstract: IBIS-AMI model is a popular model which has been widely used in high speed signal integrity analysis. Many IC
3、 vendors also provide HSPICE model and use Verilog-A to describe the equalization behavior. In the past, it is difficult to include both IBIS AMI model and HSPICE model in one complete link and analyze the link performance. In this paper, a new approach is proposed to solve this issue. The approach
4、is used in SATA3 channel simulation to evaluate signal quality. Simulation result is compared with real measurement and shows good consistency.Keywords: IBIS-AMI， SATA， ADS， HSPICE 1 引言随着科技的发展， 消费类电子如PC， 移动终端上用到的高速数字信号越来越多， 传输速率也越来越快。通常，在PC 类产品的信号完整性设计中， CPU 厂商会提供针对不同高速信号标准的布线设计规范， 系统厂家需要根据设计规范开展设计。
5、 然而， CPU 厂商给出的设计规范通常是满足系统系能的最低要求， 系统厂商如果希望提高产品竞争力， 保证产品的可靠性，需要对高速信号全链路进行优化设计。 这时， 高速信号的仿真与测试工作变得必不可少。本文将通过某 PC 设计中 SATA3 链路的实际案例来说明仿真与测试结合的重要性。 目前在进行 PC 主板 SATA 测试的时候，终端所接外部设备具有不确定性，另外由于物理结构的原因使得测试不能够测到信号终端，根据信号完整性理论知道后端的链路以及芯片封装的反射作用都会对测试结果造成一定的影响，因此在测试时，对发送 （TX）信号，通常会用专门设计的测试夹具测试到 Host 终端连接器处，对此处的
6、信号质量进行评估，而对于接收（RX）信号，则是通过环回测试误码率。在这种情况下，能够通过仿真的方法得到准确的 TX 和 RX 终端的信号眼图，对信号质量进行评估会有特别重要的意义。2 项目简介该项目为 PC 设计，完整的 SATA3 链路包含 CPU,主板走线，连接器，电缆，转接卡，SSD 固态硬盘。整体拓扑结果如下图 1 所示。需要通过仿真评估 SATA3 链路在“读”和“写”两种模式下眼图质量是否满足规范要求。图 1 SATA3 链路拓扑结构本项目中， CPU 厂商提供了芯片接口及封装的 HSPICE 模型。在 HSPICE 模型中， 信号的去加重（de-emphasis）功能通过 Ver
7、ilog-A 语言实现。SSD 厂商提供了参考转接卡的 PCB 设计图及接收芯片的IBIS-AMI 模型。这是高速设计中经常会遇到的情况：发送端芯片厂商提供的是HSPICE 模型，而接收端则是 IBIS-AMI 模型，或者反之。由于 EDA 软件兼容性的原因， 过去这种情况是很难进行仿真分析的，这里利用是德科技（Keysight）的ADS 仿真软件的通道仿真器（ ChannelSim） ，很好的解决了这一问题。3 仿真步骤该项目的基本仿真流程包含 3 个阶段：1. 主板及转接卡 PCB 走线的 S 参数提取。2. 发送与接收端的芯片模型导入。3. 完整链路的仿真与结果分析。3.1 主板及转接卡
8、 PCB 走线的 S 参数提取很多仿真软件都提供了分析工具， 可以用于 PCB 上走线 S 参数模型提取。 提取时， 需要注意两点：一是应尽量采用全波电磁场仿真器。 由于 SATA3 标准的传输速率达到 6Gbps， 走线的 S 参数应至少覆盖 10GHz，以满足对信号带宽的基本要求。在这样的仿真频段， 采用基于等效电路方法的快速电磁场求解器往往不能满足精度要求， 因此应采用全波仿真技术。 本案例中， 采用 ADS 软件的 Momentum 三维平面电磁场仿真器对走线进行 S 参数提取。二是应注意对 PCB 材料参数的设置。很多情况下 PCB 厂商提供的材料参数， 特别是损耗角正切，在用于仿真
9、时会与实际测试结果有出入。 设计工程师可设计专门的测试电路板验证板材参数的准确性， 将根据实际测试校正的材料参数用于仿真可以大大提高仿真的准确性。 3.2 发送与接收芯片模型导入如前所述，芯片厂商已经提供了芯片的 HSPICE 模型及 IBIS-AMI 模型。 我们需要分别将模型导入至 EDA 仿真软件中并验证模型可以正确工作。这里，选用ADS 软件作为仿真平台， 它对HSPICE（包括 Verilog-A 模型）和 IBIS-AMI 模型都有着很好的兼容性， 克服了两种模型无法同时的难题。 ADS 软件中提供了 HSPICE 模型导入向导。 按照向导提示， 可以一步步完成模型的导入， 包括选
10、择模型文件， 指定模型子电路， 指定模型符号等。HSPICE 模型的相关参数也可以转为 ADS 的模型参数。 HSPICE 需要调用的 Verilog-A 模型不需要进行任何调整就可以被 ADS 识别。 CPU 的 HSPICE 模型导入 ADS 软件后， 需要验证模型行为的准确性。在 ADS 软件中， 通过时域瞬态仿真可以获得HSPICE 模型在发送端不同位置发出的信号波形，将它与 HSPICE 仿真或者的相同位置波形进行比对， 两者的波形完全相同， 从而验证了模型的准确性。 IBIS 是芯片厂家提供的数字芯片输入输出缓冲器行为模型。 IBIS 开放论坛在IBIS 5.0 标准中添加了算法模
11、型接口（AMI， Algorithm Modeling Interface ） ，用于对芯片内部均衡（如 DFE,FFE, CTLE）和时钟恢复（CDR ）进行建模。 如今，IBIS-AMI 模型已经被广大芯片厂商、系统厂商及 EDA 工具所接受， 成为高速串行链路仿真中芯片模型的主流。 IBIS-AMI 模型可以被 ADS 软件直接导入， 通过通道仿真进行分析。 3.3 完整链路的仿真通过以上步骤， 链路中的芯片模型与PCB 走线模型已经建好。 电缆的 S 参数模型可以通过矢量网络分析仪测量获取， 连接器的 S 参数模型则由厂商直接提供。得到整个链路中每个部分的模型之后，在 ADS 软件中将
12、所以模型级联在一起， 形成完整的仿真链路。 然后通过通道仿真“读” 和“写”模式下的眼图结果。在仿真过程中，通道仿真器首先求解无源链路的阶跃响应，通过对输入比特序列阶跃响应的叠加， 可以获得需要的输出波形及对应的眼图结果。本案例中， CPU的 HSPICE 模型可以选择输出阶跃信号， 由此可以获得链路的阶跃响应，从而完整链路仿真。 在“写”模式下， 由 CPU 作为发送端发出信号， SSD 作为接收端。仿真原理图如图 3 所示。图 3 “写”模式下的链路通道仿真原理图在“读”模式下， 由 SSD 作为发送端发出信号， CPU 作为接收端。仿真原理图如图 4 所示。图 4 “读”模式下的链路通道
13、仿真原理图4 测试与仿真验证上述仿真需进行实际测试以验证其准确性。对于 SATA3 信号，我们对接收端（相对于主板）信号进行了实际测试。由于终端设备的不确定性及测试条件所限，无法测试到 SSD 接收端芯片上波形，至测试了 Host 连接器处的波形，测试拓扑结构如下所示：MB CableNGFFCONNECTOROSCTest fixture图 5 测试拓扑结构示意图测试使用 LBTP 码型，恢复时钟频率按照协议设置为 8.6796MHz。测试眼图结果，及作为对比在同一位置仿真所得的眼图结果如下图所示。(a)（b）图 6 测试与仿真眼图对比： (a)测试结果；(b)仿真结果仿真与测试的眼高眼宽结
14、果对比如下：眼高（mV） 眼宽(ps)仿真 257.0 137.5测试 279.7 132.6从结果对比看，仿真的眼高略低于实际测试的结果。 这可能与提取主板上走线的S 参数模型时对 PCB 材料的参数设置有关。在 PCB 材料的损耗角正切参数， 仿真时直接使用了厂商提供的数值（0.035） 。 得到的插入损耗结果可能比实际值偏大， 有待进一步验证。 仿真的眼宽与实际测试结果基本一致。 从总体上看，仿真与测试结果显示了很高的吻合度， 验证了分析方法的准确性。我们可以依据结果评估 SSD 接收端芯片上仿真眼图结果的准确度。5 结论HSPICE 模型，特别是包含 Verilog-A模块的 HSPI
15、CE 模型与业界主流的 IBIS-AMI 模型的联合仿真，一直是困扰高速设计工程师经常面临的一个难题。 本文介绍的解决方案， 使用 ADS 平台，克服了这一难题。 通过仿真与测试的对比， 验证了这一方法的有效性。 这种方法不仅适用于 SATA3 链路的分析， 也同样使用与其他标准， 如 PCIe3，USB2， USB3 等。参考文献1 Intel， “FASE Verilog-A Model General Usage Guide”, March, 20142 Fangyi Rao, Vuk Borich, Henock Abebe, Ming Yan. “Rigorous Modeling
16、of Transmit Jitter for Accurate and Efficient Statistical Eye Simulation”, DesignCon 2010.3 Yuriy Shlepnev et al., “Practical identification of dispersive dielectric models with generalized modal S-parameters for analysis of interconnects in 6-100 Gb/s applications”, DesignCon 2010. 4 Keysight, ADS2016.01 documentation .
