1、文库下载 免费文档下载http:/ FPGA 实现简要介绍资料的主要内容,以获得更多的关注2010 年 5 月第 23 卷第 3 期保定学院学报保定学院学报JOURNALOFBAODINGUNIVERSITYMay,20102010 年第 3 期 Vol23No3文章编号：1674-2494（2010）03-0056-04不恢复余数阵列除法器的 FPGA 实现吉雪芸，朱有产（华北电力大学信息与网络管理中心,河北保定 071003）摘要：在研究不恢复余数法的算法基础上，阐述以可控加/减法器（CAS）为基本组成单元的阵列除法器的构造原理，并给出一个完整的定点小数补码除法逻辑图，最后提出一种基于现场
2、可编程门阵列（Field-ProgrammableGateArray，简称 FPGA）的除法器的硬件实现方法.关键词：CAS；不恢复余数法；并行除法；阵列除法器；FPGA 中图分类号：TP391.41文献标识码：A文库下载 免费文档下载http:/ 1 是 4 1 位阵列除法器逻辑结构图，图 2 是 CAS 的符号化示意图.FPGA 作为一种半定制电路，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点2.利用 FPGA 的除法器具有可移植性强、系统成本低以及集成度高的优点，在电路设计、产品设计以及系统级应用中有良好的前景.本文提出了一种阵列除法器的 FPGA 的实现方法.图 1
3、CASCASCASCASCASCASCASCAS文库下载 免费文档下载http:/ 免费文档下载http:/ 1 位阵列除法器逻辑结构1 单符号位的 n 1 位可控补码加法/减法器CAS 的逻辑结构图如图 3 所示，可看出 CAS 是在一位全加器（FA）的基础上构造而来.在图 3 中，输入端 Yi 须经过输入端 P 控制的的异或门电路，才能和输入端 Xi 作为 FA 的 2个加数，连同输入端 C（）一起成为 FA 的 3 个 i 前一位进位输入，FA 的 2 个输出，本位和Si 以及本位进位 Ci 1 直接作为 CAS 的输出，除了以上 6 个输入输出外，输入端 P 以及输入端 Yi 同时也作
4、为输出线输出，同行波进位加法器相似，为其组成的逻辑阵列作准备.这样，一个除法流文库下载 免费文档下载http:/ ，女，河北保定人，讲师，硕士研究生.P图 2CAS 的符号吉雪芸，朱有产：不恢复余数阵列除法器的 FPGA 实现57YiXi水逻辑阵列的组成单元共 8 个输入输出.CAS 同 FA 的不同之处在于连接输入端 Yi 和输入端 P 的异或门，而 CAS 的名称也由此而来，当输入线 P=0 时，Yi 经过异或门其值不变，CAS 即为 FA；当输入线 P=1 时，Yi 经过异或门其值取反，CAS 即为对 Xi、Ci 以及取反后的 Yi 进行全加.设 2 个加数 X 和 Y 均为大于 0 的
5、定点小数，X补和Y补均为 n 1 位时，可用 n 1 个 CAS 以行波进位的形式组成图 4 所示的结构，可看出对 0.x1x2xn 输入端 P 起到决定进行补码加法还是减法的作用.当Phttp:/ 时，和 0.y1y2yn 进行补码加法；当 P=1 时，对 0.x1x2xn 和 0.y1y2yn 进行补码减法.也就是说，图 4 可作为 1 个单符号位的 n 1 位补码加法/减法器，若考虑 n 1 个 CAS 的所有输出端，则其符号化示意图如图 5 所示.PP文库下载 免费文档下载http:/ 1FACSY2 不恢复余数算法以定点小数为例，已知X补和Y补，为保证商也是定点小数，故规定|Y|X|
6、.为了分析算法，因此只考虑 X 和 Y 均为正数的情况，则有X补=0.x1x2xn，Y补=0.y1y2yn，-Y补=1.y1y2yn，设部分余数为 R，商为 Q，则执行下列操作：R0=0.x1x2x（先做减法） ，n 求部分余数 R1，R1=0.x1x2xn-0.y1y2yn=0.x1x2xn 1.y1y2yn=1.r11r12r1n 符号位为 1，则 q0=0（R1 的说明不够减，下一步求 R2 时要做符号位为 1，加法） ，R2=2R（部分余数左移） 0.y1y2yn=1r11.r12r1n0 0.y1y2yn=r11.r21r22r2n，此时判断若 r11=0，说明 R20，够部分余数R
7、2 的符号位 r11，减，则 q1=1，下一步部分余数要做减法，即加上 1.y1y2yn；若 r11=1，说明 R2下面求部分余数 Ri，左移上一部分余数 Ri-1 后是加 0.y1y2yn 还是加 1.y1y2yn，取决于 qi-1.文库下载 免费文档下载http:/ 1y1y2y3y4yn:/ 免费文档下载http:/ 免费文档下载http:/ 4fff单符号位的 n 1 位补码加/减法器x1x2xny1y2ynP0n 1 位串行补码加法/减法器符号位 fy1f文库下载 免费文档下载http:/ 不够减，使用补码做加法0y1y2y3yn-1yn说明不够减，使用 0 若 R20 为 1，补码
8、减法做加法；若 R20 为 0，yn 说明够减，使用补码做减法.58保定学院学报 2010 年第 3 期3 不恢复余数的阵列除法器3.1阵列除法器根据不恢复余数除法的算法，在空间上将前面第 2 点中得出的单符号位串行补码加减法器按行进行阵列排布，再将上一行的高位进位输出与下一行的 P 输入端捏合在一起，即可得出不恢复余数阵列除法器.文库下载 免费文档下载http:/ 6 是由 n 1 位串行补码加/减法器组成的阵列除法器，需要说明的是在这种除法器输入端的前两位必须置入 0，作为正数定点小数的符号位；第一行的 P 输入端必须置 1，表示减法操作.3.2商的符号位上述算法和阵列图只考虑了正数补码h
9、ttp:/ 进行除法的情况，而这种并行除法器只是在进行不恢复余数加减法的时候用到补码，从本质上来说还是真值进行除法运算，因此，如果不限制 2 个定点小数的符号，则除数和被除数的数值位需要在进入除法器之前先进入求补电路，根据它们的符号来判断是否进行算前求补；同时，除数和被除数除法运算的结果经由除数和被除数的符号位异或进行判断，若异或为 1，则得出商的符号位为 1，若异或为 0，则得出商的符号位为 0.3.3商的数值位同判断商的符号位类似的，从阵列除法器中得出的结果为真值，要得出商的补码，必须经过求补电路，此时需要对除数和被除数的两符号位异或结果进行判断，若为 1，则数值位进行求补，若为 0，则此
10、时的数值位即为补码，不需求补.图 7 是一个完整的 n 1 位带求补电路的阵列除法器逻辑图.使用这种并行除法器可以完成带符号位的定点小数补码除法运算，得到和除数、被除数相同位数的商的补码.商的补码的n 位算后求补器y0文库下载 免费文档下载http:/ y0除数Y补的数值位 y1y2yn被除数X补的数值位 x1x2xn除数X补的符号位 x0qnn 1 位串行补码加法/减法器q1q2n 1 位串行补码加法/减法器n 1 位串行补码加法/减法器100y1文库下载 免费文档下载http:/ 1 位串行补码加法/减法器n 位算前求补器 n 位算前求补器n 1 位不恢复余数阵列除法器n 位商的数值位4
11、基于 CAS 的阵列除法器的 FPGA 实现4.1模块结构图:/ 根据阵列除法器的原理，得出定点小数除法运算的模块 FPGA 结构，如图 8.除法文库下载 免费文档下载http:/ 8 定点小数除法运算模块结构吉雪芸，朱有产：不恢复余数阵列除法器的 FPGA 实现594.2 模块设计图由阵列除法器的原理图得出采用 FPGA 设计的模块图如图 9 所DATA_INDividend(X)DATA_INDivisor(Y)OR 模块为与示，其中 DAT_COM 模块完成按照输入决定求补功能；门；DIVISION_MAIN 完成真值除法功能；整个器件的输入为 DATA_IN，即除数 Divisor 和
12、被除数 Dividend3，也就是原理图中的 y 和 x，输出为 DATA_OUT，即商 Quotient，也就是原理图中的 Q.该阵列除法器以除数和被除数的位数 n 为参数，确定了 n 的值之后，使用 VHDL 语言编写，具有可移植性强、可自定义参数等特点.其适用于一般的定点小数除法运算以及浮点数尾数文库下载 免费文档下载http:/ CAS 单元的延迟时间为 3T 单位，n 1 位的阵列除法器的单22） ，故延迟时间为 3（n 1）.元数目为（n 1DAT_COMMXSXORSYDAT_COMMYDIVISION_MAINDAT_COM除法器是二进制数值运算中的重要的四则运算之一，本文的不
13、恢复余数阵列除法器适用于定点小数的补码运算，得出与除数位数相同的商的补码.在分析不恢复余数阵列除法器的原理的基础上，本文给出一个基于 FPGA 的定点小数阵列除法器的模块设计图，图 9文库下载 免费文档下载http:/ http:/ 用 FPGA 设计的模块（n 作为参数）以及格式不固定的浮点数除法运算中的尾数部分相该阵列除法器可应用于一般 n 位定点小数除，具有移植性强、参数可变等特点4.参考文献：1白中英.计算机组成原理M.北京：科学出版社，2008.2甘子平，韩应征.浮点数除法器的 FPGA 实现J.太原理工大学学报，2008（5）：209-211.3WAYNEL.Pipelininga
14、ndtransposingheterogeneousarraydesignsJ.JournalofVLSISignalProcessing，1993（1）：7-20.4张欢欢，宋国新.不恢复余数阵列除法器的形式化描述和验证方法J.计算机科学，2007（7）：283-285，291.FPGAImplementationAbouttheArrayDividerontheAdditionandSubtractionAlternatingMethodJiXueyun,ZhuYouchan（CenterofInformationandNetworkManagement，NorthChinaElectri
15、cPowerUniversity,Baoding071003,China）Abstract:Thepaperbasedonthealgorithmaboutadditionandsubtractionalternatingmethod,describedinordertoCASasthebasicunitofthestructurearraydividerprinciple,andgaveafullcomplementoffixed-pointdecimaldivisionlogicdiagram.Finally,thepaperpresentedaFPGA-文库下载 免费文档下载http:/ 文档，专业文献，应用文书，行业论文等文档搜索与文档下载，是您文档写作和查找参考资料的必备网站。文库下载 http:/
